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FPGA与无线通信
这个作者很懒,什么都没留下…
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FPGA Verilog/VHDl 中的锁存latch
在做FPGA设计时,我们要求在组合逻辑设计时,case或者if-else条件要完整,否则会产生锁存。本文主要介绍锁存产生的原因和影响,以及如何规避锁存的产生。原创 2025-03-28 18:30:09 · 1585 阅读 · 0 评论 -
Xilinx 7Series\UltraScale FPGA MultiBoot Fallback
FPGA Multiboot功能允许FPGA在运行时动态切换不同的配置映像(bitstream),主要应用于容错与可靠性、动态重配置和远程升级。原创 2025-05-21 14:08:30 · 2133 阅读 · 0 评论 -
Xilinx 7Series\UltraScale 在线升级FLASH STARTUPE2和STARTUPE3使用
本文介绍了FPGA在线升级FLASH中STARTUPE2和STARTUPE3的使用方法原创 2025-05-21 16:31:00 · 2142 阅读 · 0 评论 -
Xilinx FPGA 重构Multiboot ICAPE2和ICAPE3使用
本文介绍了基于IPROG命令的FPGA多版本重构技术,通过ICAP原语实现在线版本切换。原创 2025-06-07 11:38:58 · 2682 阅读 · 2 评论 -
Vivado IP OOC结果存放路径.gen问题
Vivado2020版本之后,为了便于版本管理,减少IP占用存储空间,Xilinx将IP的源文件xci和OOC综合后生成的文件分开存储,xci存储在设计者选择的文件路径,OOC综合结果存储在.gen文件夹中。同时设计者需要查看IP内部文件状态比比较麻烦,必须改为rar格式再解压。如下图所示,将原来gch_130t8工程的IP拷贝到fff工程后,对IP进行OOC综合就会产生两个.gen文件,gch_130t8.gen存放的是拷贝IP的OOC结果,fff.gen存放的是在fff工程新建IP的OOC结果。原创 2025-04-03 11:49:04 · 1859 阅读 · 0 评论
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