IGBT 发明者 B. Jayant Baliga 的新目标：BiDFET

IGBT发明者，新的目标

原创 导体行业观察 2024 年 09 月 23 日

IGBT 发明者 B. Jayant Baliga 因为发明 IGBT 获得了巨额奖金。在获奖采访中，B. Jayant Baliga 透露，一个名为 BiDFET 的器件是他们的新目标。现在我们将这个器件的介绍摘译如下。

以下为文章正文：

用于直接交流 - 交流转换的矩阵式转换器拓扑结构可省去带前端整流器的常用电压源逆变器 (VSI) 中使用的笨重且不可靠的直流链路电容器。由此产生的更紧凑、更高效的实施方案是光伏发电、电机驱动和储能系统等多种应用的理想解决方案。

矩阵式转换器的发展一直受阻于缺乏商用双向电源开关，而这种开关能够在第一和第三象限阻断高电压，在两个象限以低压降承载导通电流，表现出较大的正向偏置安全工作区（FBSOA）和较低的开关功率损耗。因此，过去曾尝试过许多使用分立器件的实现方法，如表 1 所列。其中两种实施方案采用了常见的非对称闭锁 IGBT，还有两种方案采用了碳化硅功率 MOSFET。这些器件通常零件数量较多（4-6 个独立开关），在需要多个双向开关 (BDS) 的转换器中占据很大空间。它们的导通压降也很高，会降低效率。有一种方案利用对称闭锁 IGBT 实现了低零件数 (2)，但其开关损耗高得令人无法接受。

第 1 代 BiDFET

碳化硅（SiC）双向场效应晶体管（BiDFET）器件的提出[1]和开发，旨在为矩阵转换器创造一种导通压降和开关损耗都很低的单芯片四端双向器件。图 1 显示了 4 端子单片 SiC BiDFET Gen-1 器件的横截面。它在单个芯片中集成了两个相邻的 1.2 kV SiC JBSFET。JBSFET 是一种 MOSFET 结构，集成了一个 JBS 二极管，用于抑制第三象限体二极管的传导。JBSFET-1 和 JBSFET-2 的漏极通过公共 N+ 基底和背面金属化进行内部连接。

每个 JBSFET 单元都包含一个集成了 JBS 二极管的 MOSFET 部分。与典型的高压功率 MOSFET 一样，JBSFET 以垂直电流方式工作，确保有效区域内电流分布均匀。功率 MOSFET 本体二极管通过每个单元内集成的 JBS 二极管停用，以减少开关损耗并避免双极退化现象 [2]。两个 JBSFET 在每个象限都具有高电压阻断能力、低导通电阻、出色的 FBSOA 和快速开关性能。当栅极 G1 和 G2 与各自的端子 T1 和 T2 短接时，两个象限都能实现高电压阻断能力。当栅极偏压（通常为 20 V）施加到栅极 G1 和 G2 与端子 T1 和 T2 之间时，两个象限中都会产生导通电流，导通电阻较低。通过切换施加到 JBSFET1 的栅极偏压 G1，同时将栅极 G2 保持在导通栅极偏压状态，在第一象限进行功率切换。以同样的方式，通过切换施加到 JBSFET2 的栅极偏压 G2，并将栅极 G1 保持在导通栅极偏压状态，在第三象限执行功率开关。第一代（Gen-1）BiDFET 器件的设计采用了图 2（a）所示的 JBSFET 单元横截面。它的半单元宽度为 6.1 µm，以便在 MOSFET 单元内容纳 JBS 二极管。积放模式沟道的选择是为了获得 20 cm²/V-s 的迁移率，沟道长度为 0.5 µm，以尽量减少沟道电阻的影响。器件是在 n 型外延层上制造的，掺杂浓度为 8 × 1015 cm-3，厚度为 10 µm，利用混合-JTE 边缘终止技术 [8]，实现了高于 1400 V 的阻断电压。

第 1 代 BiDFET 芯片的图像如图 2（b）所示，JBSFET1 位于顶部，JBSFET2 位于底部。芯片布局包含栅极母线，用于分配驱动电压，每个 JBSFET 有两个栅极焊盘，便于封装。由于 JBSFET 单元的特定导通电阻为 11.25 mΩ-cm²，因此选择了 0.45 cm²的有源面积，以实现 50 mΩ 的 BiDFET 总导通电阻。Gen-1 BiDFET 芯片尺寸为 1.04 cm × 1.10 cm。器件是在德克萨斯州 X-Fab 商业代工厂采用 NCSU PRESiCE 工艺技术制造的*[9]*。BiDFET 工艺技术与用于制造碳化硅功率 MOSFET 和 JBS 二极管的工艺技术类似，因此这些器件具有商业可行性。在晶圆级表征之后，第 1 代 BiDFET 芯片被安装在一个定制设计的模块中，如图 2（c）所示，在有源区有足够的导线键合，以将封装电阻降至 1 m`Ω 以下。图 2(d) 显示了封装后的 4 端子模块。

图 3(a) [3]显示了 25 ℃ 时测量到的 Gen-1 BiDFET 器件的阻塞特性。如插图中器件符号所示，当栅极 G1 和 G2 与各自的端子 T1 和 T2 短接时，器件在第一和第三象限均可支持超过 1.4 kV 的电压。JBSFET1 支持第一象限的电压，而 JBSFET2 支持第三象限的电压。如图 3(b) 所示，该器件在 25 ℃ 时具有理想的栅极电压控制输出特性，在较低的栅极偏置电压（如 5 V）下具有饱和漏极电流。在 25 ℃ 时，栅极偏置电压为 20 V，1 代 BiDFET 的总导通电阻为 50 m`Ω。该器件在漏极偏压为 1 V 时可处理 20 A 电流，与表 1 一致。集成 JBS 二极管的压降小于 2.5 V，以确保 MOSFET 体二极管的有效旁路 [2]。在漏极电源电压为 800 V、电流为 10 A 的条件下，通过对 BiDFET 器件进行双脉冲测试[4]，得到的开通、关断和总开关损耗分别为 620、300 和 920 µJ。总开关损耗随着温度升高而降低，最高可达 140 ℃。

BiDFET 器件可以并联，以提高电流处理能力，用于更高功率的转换器。如图 4（a）所示，通过构建一个半桥模块，在上部和下部包含两个并联的 BiDFET 器件，可以证明这一点。封装模块如图 4（b）所示。第 1 代并联 BiDFET 器件在两个象限的测量阻塞特性如图 5（a）所示。当栅极 G1 和 G2 与各自的端子 T1 和 T2 短接时，器件在第一和第三象限均可支持超过 1.4 kV 的电压。如图 5(b) 所示，该器件具有理想的栅极电压控制输出特性。在 20 V 栅极偏压下，它的总导通电阻为 25 m´Ω，是单个 Gen-1 BiDFET 芯片的一半。在漏极电源电压为 800 V、电流为 20 A 的条件下，对并联 BiDFET 器件进行了双脉冲测试。提取的导通、关断和总开关损耗分别为 1350、460 和 1810 µJ，是单个 Gen-1 BiDFET 芯片的两倍左右。这些结果表明，并联 BiDFET 器件可以提高功率处理能力。

第二代 BiDFET

最近，通过创新的新型芯片设计和工艺技术，BiDFET 芯片的性能得到了大幅提升。Gen-1 芯片设计在 MOSFET 单元内集成了 JBS 二极管，从而产生了 6.1 µm 的大单元间距和较低的沟道密度。为了同时获得 MOSFET 与 N+ 和 P+ 区的欧姆触点，同时实现 JBS 二极管与漂移区的低漏电流肖特基触点，必须在 900 ℃ 下对镍触点进行退火处理*[2]*。这一过程产生的 N+ 源触点比电阻为 0.8 m´Ω-cm²。对 JBSFET 导通电阻的建模表明，