求教，为何同一个模块，单独仿真有输出，和别的模块一起仿真就没有输出呢？

最新推荐文章于 2023-12-28 15:29:06 发布
原创 最新推荐文章于 2023-12-28 15:29:06 发布 · 1.2k 阅读 · 1 ·
CC 4.0 BY-SA版权
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
文章标签：

#fpga

讨论了一个模块在单独仿真时有输出，但与其它模块联合仿真时无输出的问题，分析了可能的原因并提出了解决思路。
为何我写了一个模块，单独仿真的时候，有输出，但是把它和别的模块一起仿真是，没有输出呢？明明一直都是有输入的啊

单独仿真的输入输出：

和别的模块一起仿真的时候，就成红色，没有输出了：


 可能是什么回事呢，单独仿真和联合仿真，输入口都是有数据的啊

Vivado环境下多个并行的仿真测试文件如何支持单独仿真？
CDCL19_220327的博客
07-15 7093
有时候我们会面临一个比较大型的FPGA设计系统，需要划分为多个模块进行设计。为了搞清楚每一个模块是否完成了预定的功能，因此，需要对其进行单独仿真，以便在进一步进行系统调试时减少出错的可能。 那问题就来了，在vivado系统中因为编写了多个独立并行的仿真文件，那该如何进行单独仿真呢？下面结合本人的实践予以简单介绍。 ...
同一个仿真集set_1下多个并行的仿真文件，如何做到单独仿真各个模块呢？
CDCL19_220327的博客
07-29 1603
在vivado系统中多个独立并行的仿真文件，如何进行单独仿真呢？本人之前的帖子“Vivado环境下多个并行的仿真测试文件如何支持单独仿真？https://blog.youkuaiyun.com/CDCL19_220327/article/details/125802252?spm=1001.2014.3001.5501 ”中讲到过类似的问题，我们推荐的方法是利用多个仿真集进行单独仿真。本帖再进一步讨论一下，在单个仿真集中，如何利用“顶层模块”设置的方法对多个并行仿真文件进行单独仿真...
FPGA程序前仿真和后仿真问题处理
weixin_34080393的博客
04-03 3912
问题一：综合前仿真正常，但是综合后仿真模块没有输出。如下图：（data和start为输入信号，crc和done为输出信号），testbench里将reset时间增大到100ns（原先为20ns），后仿真的输出正常了！ 这个问题和全局复位脉冲GSR（Global Set/Reset）有关。当创建一个test bench时，GSR脉冲会自动出现在后仿真中，它会使得所有寄存器在仿真的前100ns保持在复位状态。如果使用ICAP原语，则GSR脉冲将会持续1.281us。全局三态网络Global 3-State
modelsim 仿真中的问题集
weiweiliulu的专栏
09-04 729
1. always #4 ov_pclk=~ov_pclk; initial begin       rst_n=0;            ov_hs=0;                    #20        rst_n=1;   end   always @(posedge ov_hs)   begin   # 15 ov_vs=0;   # 185 ov_vs
vivado 开发教程(四) 行为仿真
热门推荐
falwat的专栏
01-10 2万+
本文介绍如何在教程(三)基础上, 关联ELF输出文件并使用vivado对系统进行行为仿真.点击vivado 开发教程 汇总, 查看教程的其他内容. 关联ELF 文件 在vivado 开发教程(三) 在SDK中创建应用工程中, 新建的工程经构建最终会生成ELF 输出文件. ELF 文件是一种用于二进制文件、可执行文件、目标代码、共享库和核心转储格式文件(参考:百度百科). 可以在教程(三).........
汇编实现*居中输出，编译、连接、执行正确，但单独运行.exe时不显示*，各位大神求教指点。
01-21
输出4行*，第一行一个*，第二行2个* ，依次递加，居中显示。 assume cs:code,ds:data, ss:stack data segment data ends stack segment dw 256 dup (0) stack ends code segment start: mov ax,stack...
c语言从键盘输入10个整数,将这10个整数按从小到大的顺序输出,c语言如何输入一个正整数N，再输入N个整数，按从小到大的顺序输出？...
weixin_39616798的博客
05-20 1万+
c语言如何输入一个正整数N，再输入N个整数，按从小到大的顺序输出？以下文字资料是由(历史新知网www.lishixinzhi.com)小编为大家搜集整理后发布的内容，让我们赶快一起来看一下吧！c语言如何输入一个正整数N，再输入N个整数，按从小到大的顺序输出？#includevoid main(){int n,i,j,t,a[10000];printf("请输入正整数N:");scanf("%d",...
python演化博弈仿真_求教 matlab做三方演化博弈仿真
weixin_35550400的博客
02-21 1848
欢迎使用Markdown编辑器经管之家：Do the best economic and management education！你好！ 这是你第一次使用 Markdown编辑器 所展示的欢迎页。如果你想学习如何使用Markdown编辑器, 可以仔细阅读这篇文章，了解一下Markdown的基本语法知识。功能快捷键撤销：Ctrl/Command + Z重做：Ctrl/Command + Y加粗：C...
求教电力系统仿真-039THDAT.DAT
08-13
求教电力系统仿真-039THDAT.DAT ...现在要用matlab仿真一个39-bus的电力系统在一个故障（如其中一条母线三相短路）清除后的一小段时间，各种发电机的功角特性图，请大神告知详细步骤与操作，谢谢！节点数据见附件
MATLAB中assignment模块,Simulink Matlab Function 模块使用问题求教
weixin_39731623的博客
03-19 2474
将 M 文件中的代码拷贝到Matlab Function模块中直接使用会出现错误代码如下：function out =abscontroller(in)alpha =in(1);beta =in(2);sigma =in(3);theta =[alpha;beta;sigma];p =in(4);q ...
VHDL仿真1 多路选择器
05-05
2选1多路选择器 参考文献 《VHDL电路设计》 P31 Quartus II 的仿真
modelsim独立仿真vivado工程
qq_42694831的博客
12-17 4471
由于现有笔记本带不动vivado自带的仿真工具，所以只能退而求其次，尝试用modelsim来仿真vivado工程。碰到这种软件问题，期间心酸，懂者自懂。故在此分享经验，以防不时之需，毕竟好记性不如烂笔头。由于笔者入坑FPGA才四月有余，对各方各面的理解不是很透彻，部分知识点也是一知半解不敢肯定，所以也欢迎大家批评指正、共同进步。 1、首先需要用modelsim编译xilinx库。该步骤在vivado中进行。笔者vivado版本是2019.1，modelsim版本是10.7。需注意的是，modelsim与v
【懒人专用】Python实现Modelsim独立仿真Vivado工程的自动化脚本
qq_40807206的博客
02-10 5236
引言 有两种方法可以使用 Modelsim 对 Vivado 工程进行仿真，即级联仿真和独立仿真。 级联仿真就是通过设置使 Vivado 调出 Modelsim 仿真界面并启动仿真，这种方法的好处是当使用 IP时不用自己添加 Xilinx 的 IP库；缺点是仿真效率极低，每次修改代码后需要综合，然后在 Vivado 中调出Modelsim 进行仿真，并且考虑到 Vivado 的优化问题，其综合速度远没有 Modelsim 快。 独立仿真是在 Modelsim ...
如何后仿真
gaoxcv的博客
03-14 3196
vivado运行后仿真
modelsim altera_Vivado联合modelsim仿真
weixin_39542608的博客
11-20 394
欢迎FPGA工程师加入官方微信技术群点击蓝字关注我们FPGA之家-中国最好最大的FPGA纯工程师社群ModelsIm是FPGA仿真中最常见的软件之一。可以单独利用Modelsim来仿真或者通过开发工具调用来联合仿真。至于用哪一种方法呢？那就取决于个人的喜好了，经过一段时间的对比，目前我比较趋向于利用开发工具联调来仿真。主要有以下优势：联调仿真分析，操作简单。你几乎不需要手动敲Tcl指令就...
verilog学习笔记（1） vivado 仿真小例子
姚家湾博客
03-06 2796
使用verilog 逻辑设计，有一个重要的环节是仿真。要实现仿真，需要两个verilog 模块，一个是需要仿真的模块，另一个是用于测试的模块，为被测试模块的某些输入提供设置值和注入数据或者时钟。 一个反向模块invert module invert( input in, output out ); assign out = ~in; endmodule 测试模块（testbench.v) module testbench( ); // testbench 时钟信号 reg clk = .
VIVADO仿真
最新发布
ed25137667的博客
12-28 1182
vivado仿真可以使用vivado单独仿真，也可以利用第三方软件（常用的modelsim）进行联合仿真，一般来说，vivado自带仿真可以满足小工程的仿真，对于一些特殊应用，如如需要看模拟波形，大量的图像算法仿真还是可以用modelsim，vivado自带仿真存在许多bug，在小工程看不太出来。vivado建立完工程后，可以在source文件夹下添加仿真文件。VIVADO自带仿真用法。
Quartus II、Modelsim联合仿真（自动仿真）
weixin_42066160的博客
09-04 7610
Quartus II Modelsim 仿真
vivado----simulation上
Buyi_Shizi的博客
06-15 1万+
今天说的vivado的仿真是指用vivado自带的仿真工具进行仿真，主要内容集中在如何运用脚本对代码进行仿真。     1，vivado自带工具的图形界面仿真很简单，这里不做过多介绍，但是在图形界面仿真的时候有一点值得注意，就是如何产生设计中所有信号的波形，因为一般vivado是默认产生顶层模块的IO波形，而如果想产生其他信号的波形，还要在仿真之前添加进去，而如果仿真期间还要加信号的话，就只能重
Ajax功能故障求教：为何Select选项无反应？
1. Ajax技术的基本概念与应用： Ajax（Asynchronous JavaScript and XML）是一种用于创建快速动态网页的技术。它允许网页在不重新加载整个页面的情况下，与服务器交换数据并更新部分网页内容。Ajax技术涉及到了以下...
评论 4
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值