六、FPGA设计之并转串设计

module p_to_s(clk,rst_n,din,dout);
            input clk;
            input rst_n;
            input[7:0]din;
            output dout;
            
            reg[3:0]counter;
            reg[7:0]buff;
            reg dout;
            
            
            
            always@(posedge clk or negedge rst_n)
                   if(rst_n==1'b0)
                      counter<=4'd0;
              &n