本文详细介绍了如何使用FPGA进行8比特串行到并行转换的设计，涵盖了关键步骤和实现细节。
module serial_to_parrell(clk,rst_n,din,data);
input clk;
input rst_n;
input din;
output[7:0] data;
reg[7:0]Q;
reg[7:0]data;
reg[3:0]shift_left;
always@(posedge clk or negedge rst_n)
begin
if(rst_n==1'b0)
Q<=8'd0;
input clk;
input rst_n;
input din;
output[7:0] data;
reg[7:0]Q;
reg[7:0]data;
reg[3:0]shift_left;
always@(posedge clk or negedge rst_n)
begin
if(rst_n==1'b0)
Q<=8'd0;
最低0.47元/天 解锁文章
扫一扫
3723
被折叠的 条评论
为什么被折叠?
到【灌水乐园】发言
