FPGA学习之流水灯的简单设计

流水灯的简单设计

设计要求：低位点亮一个led，下一个周期，点亮两个led，逐次增加led的个数，全部点亮后的下一个周期，又点亮一个led

该实验需要两个模块，计数器模块和led控制模块

计数器模块：就是一个分频器，频率为2hz，系统时钟为50mhz，50_000_000/2=25_000_000,需要25位计数器。

Led控制模块：控制移位，到达全0时，led为全1。不断循环点亮。

 

顶层模块代码：

module ledwater(clk,rst_n,led);

input clk;

input rst_n;

output [7:0]led;

 

parameter MAX_CNT=24_999_999;

 

reg [24:0]cnt;//计数器

always @(posedge clk or negedge rst_n)

    if(!rst_n)

        cnt <=25'd0