GO 学习随记

 

For循环中用的变量是复用的,配合闭包,启用goroutine的时候要特别小心。

func main() {
	for i := 0 ; i < 4; i++ {
		//time.Sleep(time.Nanosecond)
		go func() {
			print(i)
		}()
	}
	time.Sleep(time.Second)
}

result:4444
package main
import "time"

func main() {
	for i := 0 ; i < 4; i++ {
		time.Sleep(time.Nanosecond)
		go func() {
			print(i)
		}()
	}
	time.Sleep(time.Second)
}

result: 1234

 例1,当四个routine起来的时候,i已经被赋值为4,4个routine传入的是统一个i,所以打印出4444。

 例2,起每个routine前都sleep一会,也就是当前routine起来时,前一个已经起来,并完成打印。所以打印1234。


一个简单的framework for a rate-limited, parallel, non-blocking RPC system, and there's not a mutex in sight,client,server例子。

package main
//import "time"
import "fmt"

type Request struct {
    args        []int
    f           func([]int) int
    resultChan  chan int
}

func main() {
	request1 := &Request{[]int{3, 4, 5}, sum, make(chan int)}
	request2 := &Request{[]int{6, 7, 8}, sum, make(chan int)}
	// Send request
    // clientRequests := make(chan *Request) leads to deadlock
	clientRequests := make(chan *Request, 2)
	clientRequests <- request1
	clientRequests <- request2
	// Wait for response.
	go func(queue chan *Request) {
    	for req := range queue {
            // in the same routine, next line is not necessary
            //req := req
        	req.resultChan <- req.f(req.args)
    	}
	}(clientRequests)
	fmt.Printf("answer: %d\n", <-request1.resultChan)
	fmt.Printf("answer: %d\n", <-request2.resultChan)
}

func sum(a []int) (s int) {
    for _, v := range a {
        s += v
    }
    return
}

main相当于client,新开的routine相当于server。 


package main
import "fmt"

func sum(m map[int]int) {
	m[0] = 1
}

func main() {
	m := make(map[int]int)
	sum(m)
	fmt.Println(m[0])    // 1
}
package main

import "fmt"

func fn(m map[int]int) {
        m = make(map[int]int)
}

func main() {
        var m map[int]int
        fn(m)
        fmt.Println(m == nil)    // true
}

 

 例1说明map是通过reference的方式传递,

 为什么例2会返回true

可以reference传递的前提是已经有分配内存,nil的时候无法reference吗?


 

 

 

 

 

 

 

内容概要:本文详细介绍了基于FPGA的144输出通道可切换电压源系统的设计与实现,涵盖系统总体架构、FPGA硬件设计、上位机软件设计以及系统集成方案。系统由上位机控制软件(PC端)、FPGA控制核心和高压输出模块(144通道)三部分组成。FPGA硬件设计部分详细描述了Verilog代码实现,包括PWM生成模块、UART通信模块和温度监控模块。硬件设计说明中提及了FPGA选型、PWM生成方式、通信接口、高压输出模块和保护电路的设计要点。上位机软件采用Python编写,实现了设备连接、命令发送、序列控制等功能,并提供了一个图形用户界面(GUI)用于方便的操作和配置。 适合人群:具备一定硬件设计和编程基础的电子工程师、FPGA开发者及科研人员。 使用场景及目标:①适用于需要精确控制多通道电压输出的实验环境或工业应用场景;②帮助用户理解和掌握FPGA在复杂控制系统中的应用,包括PWM控制、UART通信及多通道信号处理;③为研究人员提供一个可扩展的平台,用于测试和验证不同的电压源控制算法和策略。 阅读建议:由于涉及硬件和软件两方面的内容,建议读者先熟悉FPGA基础知识和Verilog语言,同时具备一定的Python编程经验。在阅读过程中,应结合硬件电路图和代码注释,逐步理解系统的各个组成部分及其相互关系。此外,实际动手搭建和调试该系统将有助于加深对整个设计的理解。
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