UVM：9.4.3 virtual sequence 与virtual sequencer

1.每个模块的virtual sequencer 分为两种情况：

1）只适用于模块级别，不能用于芯片级别。（B,C）

2）适用于模块和芯片级别。(A)

3) B 和C 的virtual sequencer 不能出现在芯片级的验证环境，所以不应该在env 中例化virtual sequencer，而应该在base_test 中例化。A 比较特殊，是个边界模块，它的virtual sequence 可以用于芯片级别的验证。

2.现在大型芯片可能不止一个边界输入：

1）这个芯片的virtual sequencer 中，应该包含A,D,F 的sequencer。同一推荐在base_test 中例化virtual sequencer。在芯片级别建立自己的virtual sequencer。

3.virtual sequence 都使用uvm_declare_p_sequencer 宏指定sequencer。这些sequencer 在模块级别存在，但是在芯片级别根本不存在，所以这些virtual sequence 无法用于芯片级别的验证。

4.有两种模块级别的sequence 可以直接用在芯片级别：

1）如A,D,F 这样边界输入端的普通sequence（不是virtual sequence），以A 为例，模块级别如下使用：

芯片级别如下使用：

2）另外一种是寄存器配置的sequence。一般定义时不指定transaction 类型。

2.1）如果做成如下形式，无法重用