ise map出错Xst - In FctTreeToLPTerm (Id is neither OUT nor IN nor LOCAL).

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#ISE map #ISE

本文介绍了解决isemap中出现的Xst-InFctTreeToLPTerm错误的方法，通过将Global Optimization策略从speed更改为off来修复问题。

ise map出错：

Xst - In FctTreeToLPTerm (Id is neither OUT nor IN nor LOCAL).


解决办法：修改map属性中的Global  Optimization 策略：由原来的speed 改为off。

ISE 错误总结 （不定时更新）
ahuaachi的博客
04-27 1万+
学习当中遇到的一些总结，4,5,6是参考的大神的博客的解决办法：1.ERROR:HDLCompiler:1511 - "D:\ise ex\crc\crc_test\crc_test.v" Line 82: Mix of blocking and non-blocking assignments to variable <crc_end> is not a recommended ...
ISE中map过不了，报错slice资源不够
yundanfengqing_nuc的专栏
09-20 6481
最近在一个大程序里面添加了一个小程序，调试的时候出现下面的错误 然后我就按照第二个报错显示的在系统中添加了环境变量XIL_PAR_ENABLE_LEGALIZER，并且设置为1，又跑了一遍程序，仍然报上面的错。 接着我就去XILINX官网上去找看有没有人遇到相似的问题，找到了两篇文章， https://www.xilinx.com/support/answers/33520.html
ISE MAP报错： Unsupported programming for BSCAN block and JTAG_CHAIN attribute value 1的解决方法
asdfgh0077的博客
10-06 516
ISE MAP报错： Unsupported programming for BSCAN block and JTAG_CHAIN attribute value 1的解决方法
解决ISE 编程中遇到的bug I
qq_34895681的博客
02-17 2851
时钟没有在mrcc和srcc这种专用时钟管脚上，而是普通的io口，，就需要选择为no buffer，并且在输入时钟上添加buff原语。： 这个问题是因为管脚在io口上定义了，但是没有到数据输出。把对应的数据给上值就行，哪怕是初值。重启软件，重新下载bit都没用。重新启动电脑后可以找到硬件了，问题得到解决。：将pll中时钟的来源做出改变，选择global buffer 错误就会消失。普通io口不能作为pll输入？可是MRCC的时钟也是专用时钟管脚。
ISE 14.7 spartan6 没有error编译map通不过
qq_31764341的博客
07-28 2272
我个人的角度 map通不过 但是前面的过了 说明程序问题不大，看看是否加chipscope了，不知道为什么用chipscope检测时钟引脚，有的编译就会不通过，但是也不报错，一堆warnings 但是就是通不过，注意，有的时候能过。不确定是频率的问题还是什么问题。 ...
精选资源
XST-User-Guide.zip_xst user guide
09-20
《XST用户指南》是Xilinx公司为FPGA开发者提供的一份详尽的参考资料，主要针对Virtex-6和Spartan-6系列设备。这份文档深入浅出地介绍了如何在Xilinx FPGA环境下使用高级Verilog语言进行设计，帮助开发者理解和掌握...
ISE-lab16.rar-ISE 频率计-频率ISE
01-02
标题中的“ISE-lab16.rar-ISE 频率计-频率ISE”指的是一个基于Xilinx ISE（Integrated Software Environment）开发的实验室项目，它主要用于实现一个数字频率计。这个压缩包可能包含了用于设计、仿真和实现数字频率...
Points XST-开源
04-26
"Points XST-开源"是一款基于开源理念设计的积分逻辑游戏。开源软件意味着该程序的源代码对公众开放，允许用户自由查看、使用、修改和分发。这种开放性不仅鼓励社区成员参与到软件的开发与改进中，还为用户提供了一...
帅仪XST-M手操器说明书.pdf
10-19
根据提供的文件内容，帅仪XST-M手操器说明书包含了手操器的电气参数、规格尺寸、功能特点等关键技术信息，尽管文档内容有些许OCR扫描错误和不连贯，但我们可以从中提炼出以下知识点： 1. 电气参数： - 手操器支持...
帅仪XST-A智能自整定PID调节仪说明书.pdf
10-19
1. 帅仪XST-A智能自整定PID调节仪是一款具有自整定功能的PID调节设备。PID调节是一种常见的反馈控制方式，它通过比例（Proportional，P）、积分（Integral，I）和微分（Derivative，D）三个环节的组合，对控制对象...
ISE MAP出错：Pack:1107 - Pack was unable to combine the symbols listed below into a single IOB33 compon
swang_shan的博客
01-21 1万+
Pack:1107 - Pack was unable to combine the symbols listed below into a single IOB33 component because the site type selected is not compatible. Further explanation: The component type is determined by...
ISE MAP出错：“ERROR:PhysDesignRules:1683 - Unsupported programming for BSCAN block and ...............“
weixin_42736555的博客
01-19 1490
FPGA ISE 的ICON核使用
ISE综合不通过 但不报错
七水的博客
09-08 4881
解决方法可以见官网链接：http://www.xilinx.com/support/answers/59851.html 具体原因是因为证书检查的原因。 下载相应补丁包，对应更替ISE目录下的文件。注意是更换相应文件夹下的文件，不是文件夹。更换后即可
Xilinx ISE Map过程时间过长的解决
热门推荐
pigyyf的博客
04-28 1万+
最近在Kintex 7上开发新的项目，骤然发现曾经在Virtex 5和Spartan 6上移植过来的成熟算法，综合布线时出现Map时间非常漫长的现象。 这个漫长不是一般的长，打个比方，以前在Virtex 5下同一个算法完成全部综合布线仅用10分钟，在Kintex 7下却耗时长达7~8个小时。从console窗看，常常卡在7.8 或8.8 global placement这一步，后面有很多....
ISE进阶小知识
hucc0706的博客
02-04 4252
还是最初的目的，这个东西新手可能无法理解其中的精髓，本人同样是刚入门的半新人，对其中的属性参数也并不是很了解，但还是发这么一篇文章，目的是为了给自己留下一个工具，日后进修的时候，不用在到处查资料。 ISE主要包括以下环节:综合 （Synthesize - XST）-> 实现（Implement Design） （翻译（Translate），映射（Map），布局布线（Place & Route））
ISE14.7常见警告及处理方法
qq_33276563的博客
02-18 1万+
Xst:2677 - Node <data_rx_r0> of sequential type is unconnected in block <uart_rx_sync>. 检查信号是否进行了声明，如果未声明，默认信号位宽为1bit。 WARNING:Xst:1290 - Hierarchical block is unconnected in block . It w...
ISE MAP报错： Unsupported programming for BSCAN block and JTAG_CHAIN attribute value 1的解决方法...
weixin_33910137的博客
04-16 818
2014-04-16 17:35:30 ISE MAP报错： Unsupported programming for BSCAN block and JTAG_CHAIN attribute value 1 具体报错信息如下：  PhysDesignRules:1683 - Unsupported programming for BSCAN block and JTAG_CHAIN attr...
ISE错误总结
little_ox的博客
11-11 7112
map编译失败 1、"ERROR:Place:864 - Incompatible IOB’s are locked to the same bank" 网友解决方法：地址链接 （1）于是去查引脚配置，发现 也就是说，在bank=15的这组IO里面，我既选了LVAMOS18，又选了33*，而它俩分别是不同的电平，具体各自是多少我不知道，反正，同一个bank组的IO只能用同一个电平，所以这里我把CMOS18改成33*，就消除了这个error。 （2）在qingdaofashu程序里，并没有报错，搜索了很多
WARNING:Xst:647 - Input <in0> is never used. This port will be preserved and left unconnected if it belongs to a top-level block or it belongs to a sub-block and the hierarchy of this sub-block is preserved. WARNING:Xst:2677 - Node <DOUT_0> of sequential type is unconnected in block <XLXI_6>. WARNING:Xst:2677 - Node <DOUT_1> of sequential type is unconnected in block <XLXI_6>. WARNING:Xst:2677 - Node <DOUT_2> of sequential type is unconnected in block <XLXI_6>. WARNING:Xst:2677 - Node <DOUT_3> of sequential type is unconnected in block <XLXI_6>. WARNING:Xst:2677 - Node <c_3> of sequential type is unconnected in block <teltcl>. WARNING:Xst:2677 - Node <XLXI_6/DOUT_3> of sequential type is unconnected in block <mt_speed>. WARNING:Xst:2677 - Node <XLXI_6/DOUT_2> of sequential type is unconnected in block <mt_speed>. WARNING:Xst:2677 - Node <XLXI_6/DOUT_1> of sequential type is unconnected in block <mt_speed>. WARNING:Xst:2677 - Node <XLXI_6/DOUT_0> of sequential type is unconnected in block <mt_speed>. ise进行Synthesize-XST运行时的warnings啥意思
最新发布
07-15
在ISE中使用Synthesize-XST进行综合时，警告信息是综合工具对设计中存在的潜在问题或非致命错误的提示。这些警告通常不会导致综合失败，但可能会影响最终电路的功能、性能或资源利用率。 ### 输入端口未使用的警告 当某个输入端口在顶层设计中被声明，但在实际逻辑中没有被任何内部信号或逻辑使用时，综合工具会生成“输入端口未使用”（Input port is not used）的警告[^1]。这种情况常见于模块化设计中，某些接口在子模块中定义但未被使用，或者在顶层连接时被遗漏。 该警告可能导致的问题包括： - 浪费了FPGA的引脚资源。 - 在后续布局布线过程中，这些未使用的端口可能会引起不必要的约束冲突。 - 如果该端口原本意图用于调试或其他用途而被误删，则可能导致功能缺失。 解决方法通常是检查该端口是否确实不需要存在，若不需要则从HDL代码中移除；如果需要保留（例如为了保持接口一致性），可以通过设置综合属性来抑制此警告，或者通过将端口连接到一个 dummy 信号来避免被优化掉。 ### 顺序节点未连接的警告 “顺序节点未连接”（Sequential node not connected）这一类警告表示某一个具有状态保持能力的元件（如触发器、寄存器等）的输出没有被其他逻辑所驱动或使用[^1]。这可能是由于冗余逻辑的存在，或者是组合逻辑与同步逻辑之间的连接出现了疏漏。 这种警告带来的影响有： - 可能意味着设计中有冗余的寄存器逻辑，增加了不必要的面积和功耗。 - 如果该寄存器本应参与关键路径上的数据处理却未被正确连接，则会导致功能异常。 要解决此类问题，首先应该审查相关的HDL源码以确认是否存在打字错误或逻辑疏忽。此外，也可以利用ISE提供的RTL视图功能来直观查看综合后的结构图，从而更准确地定位问题所在[^1]。 ### 综合配置建议 对于上述两类警告，在XST综合器中还可以通过调整综合选项中的优化级别或特定属性来控制其行为。例如，在综合设置里启用更加严格的检查规则，或是针对不重要的警告信息选择性忽略。不过，最佳实践还是应当基于具体的设计需求仔细核查每一个警告，确保它们不会对最终实现造成负面影响。 ```vhdl -- 示例：VHDL中未使用的输入端口 entity example_entity is port ( clk : in std_logic; data_in : in std_logic_vector(7 downto 0); -- 假设此处data_in未被使用 result : out std_logic_vector(7 downto 0) ); end entity; architecture Behavioral of example_entity is begin process(clk) begin if rising_edge(clk) then -- data_in并未在此处被使用 result <= x"FF"; end if; end process; end architecture; ``` 在面对这类警告时，除了修正代码外，还应注意更新相应的测试用例和文档资料，保证整个开发流程的一致性和可维护性。
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