ISE 错误总结 (不定时更新)

这篇博客总结了在使用Xilinx ISE进行FPGA设计时遇到的常见错误,包括混合使用阻塞和非阻塞赋值、输入端口错误、综合错误等,并详细解释了解决这些问题的方法,如添加KEEP属性、正确使用时钟管理和ODDR2组件等。

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学习当中遇到的一些总结,4,5,6是参考的大神的博客的解决办法:

1.ERROR:HDLCompiler:1511 - "D:\ise ex\crc\crc_test\crc_test.v" Line 82: Mix of blocking and non-blocking assignments to variable <crc_end> is not a recommended coding practice.

阻塞与非阻塞赋值一起使用了

2.ERRORNon-net port data_in cannot be of mode input

输入不可以使用input reg

3.Assignment under multiple single edges is not supported for synthesis

ISE综合时出错,在多个单边的分配不支持的合成。

 

4.Translate过程中出现如下错误:

"ERROR:ConstraintSystem:59 - Constraint< xxx >: NET/INST "xxx" 未找到。Please verify that:1.The specified design element actually exists in the design.The specified object is spelled correctly in the constraint source file."

 

解决办法:为了防止综合工具删除 net,应为 net 应用 "KEEP"

例如:(* KEEP = "TRUE" *)  wire  [3:0] SdData_o ;

 

 

另外注意检查管脚约束UCF文件中,是否有对多余的IO信号分配了同一个管脚

 

 

5、在implement时点击translate后,出现如下错误:

 

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