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RSS订阅原创 ERROR: [Synth 8-439] module ‘design_system_new_v_mix_0_0‘ not found 错误解决办法【2022是个越不过去的砍】
ERROR: [Synth 8-439] module 'design_system_new_v_mix_0_0' not found 错误解决办法【2022是个越不过去的砍】
2022-05-30 16:34:06
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原创 Vivado新年2022大彩蛋Bug|ERROR:[IMPL 213-28] Failed to generate IP 和 [Vivado 12-5601] Launch HLS failed
Vivado新年2022大彩蛋Bug|ERROR:[IMPL 213-28] Failed to generate IP 和 [Vivado 12-5601] Launch HLS failed
2022-01-12 16:10:47
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原创 嵌入式linux下使用opencv的imwrite()遇坑避险（内存泄漏+影响串口）
最近开发Zynq视频处理项目，视频通路通过VDMA导通并一系列处理。PS端，在petalinux+SDK开发应用程序，使用了opencv的最基础的imwrite，试想通过指令响应来保存当前视频中的图片到存储介质（SD、eMMC）初期语句很简短，1）给出文件路径+名称，2）检查有无同名文件，3）无同名文件时，则imwrite图片mat到路径，mat中的data指针映射到DDR中VDMA接收图像地址。如下：常规定义文件操作函数：inline bool file_exist_chk(const std
2021-07-16 16:45:59
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原创 2020-11-14 Solved “-Detected python version is less than the expected 2.7.3“
I have installed a new version "Ubuntu 20.1" , and try to install "Petalinux 2018.3",however, I meet a problem that the installation is aborted with the follow error message:ERROR: You have tools that don't meet the version requirements:-Detected py.
2020-11-14 16:24:53
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原创 Vivado 下 [Labtoolstcl 44-494] There is no active target available for server at localhost.Targets(s)
Vivado2019.1下连不上Cable USB仿真器。弹窗显示错误[Labtoolstcl 44-494] There is no active target available for server at localhost.Targets(s)产生原因：因为我想烧写ISE，把驱动通过指令方式切换了一下。再回到Vivado下就连不上仿真器了。D:cd Xilinx\14.6\ISE_DS\ISE\bin\nt64\wdreg -inf uninstall.inf -silent -l.
2020-10-07 16:20:26
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原创 Bridge from "Video In to AXI4-stream" to "AXI4-stream to Video Out" directly with VTC without VDMA
xilinx vivado下通常的视频流设计，都采用Vid In toaxi4stream --> VDMA write --> MM --> VDMA read --> axi4 stream to video out这样的路径。网上例子很多，官方参考也有xapp521，实现起来参考无压力。但这套方案明显的问题是，缓存图像带来帧延迟，对于一些延迟要求高的任务，反倒...
2020-03-07 00:12:46
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3
原创 DDR3 MIG生成的ucf直接复制使用在translate步骤约束部分报错问题解决办法
DDR3 MIG生成的ucf直接复制使用在translate步骤约束部分报错问题解决办法
2016-08-05 17:30:34
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原创 Xilinx ISE Map过程时间过长的解决
最近在Kintex 7上开发新的项目，骤然发现曾经在Virtex 5和Spartan 6上移植过来的成熟算法，综合布线时出现Map时间非常漫长的现象。这个漫长不是一般的长，打个比方，以前在Virtex 5下同一个算法完成全部综合布线仅用10分钟，在Kintex 7下却耗时长达7~8个小时。从console窗看，常常卡在7.8 或8.8 global placement这一步，后面有很多....
2015-04-28 22:37:36
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3-1_04米联客2020版FPGA PCIE通信方案(XDMA-win) MPSOC ZYNQ
2021-12-08
烧写软件_NuMicro_ICP_Programming_Tool_V3.07.7246r.zip
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电机控制数学模型与推导
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基于Zynq 7000实现ADV7125彩条VGA显示的工程，纯PL实现
2018-08-27
基于Zynq 7000实现ADV7125彩条VGA显示的工程，VTC+VDMA
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基于Zynq 7000实现最简单PS核工作的hello world工程
2018-08-27
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2018-08-26
分别用C和ASM写的最精简最完备的51单片机异步串行UART通信程序
2010-05-26
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