tiantianuser的博客

本文介绍了RoCE v2发送模块的设计思路，该模块通过请求状态机和应答状态机分别控制数据包生成流程。请求状态机包含IDLE、SEND、READ、WRITE_HEAD、WRITE_DATA和DONE六个状态，根据不同请求类型（SEND/READ/WRITE）执行相应操作，并与DMA控制器交互完成数据传输。模块采用双状态机架构提高系统效率和降低延迟，由多个生成单元、MUX和异常处理单元组成。文中提供了状态转移图和详细的状态说明，并指出这只是设计参考，不能直接用于商用IP设计。

本文介绍了RoCE v2协议的发送接收模块设计，该模块由SEND、READ、WRITE、ACK和REP五个单元组成，分别处理不同类型的请求和回复包。其中SEND单元用于主机间参数交换，WRITE单元通过DMA控制器实现高效数据传输。作者强调本文仅提供设计思路参考，实际商用IP设计需更多考量，并推荐通过B站视频了解详细性能表现。相关技术资料已在博客发布约150篇，适合初学者参考学习。

摘要：基于NVMe和RDMA开发经验，推出国产化NVMe-oF IP解决方案。该IP充分发挥PCIe4.0接口性能，实测单条三星980Pro读写速度突破6GBps。系统架构优化带来显著性能优势，详情可通过视频链接了解（https://space.bilibili.com/585132944）。

本文测试了三种固态硬盘的读写延迟性能，结果显示970EVO Plus在DirectNVM下实现3倍延迟降低，而NoP引擎相较Linux基线测试也实现了18.9%-32.88%的延迟优化。所有测试数据均满足项目要求的1ms延迟阈值。在IOPS和吞吐量方面，NoP引擎相较官方数据最高提升31.24%，并实现98%的手册性能。文末提供B站视频链接（https://space.bilibili.com/585132944）供进一步了解。

本文分析了存储系统延迟性能，通过测试970EVO Plus、970PRO和A2000固态硬盘的4KB随机读写延迟，发现延迟随队列深度和数量增加而上升。当队列较小时，SSD能快速处理指令；队列增大时，指令排队时间增加导致延迟升高。实验数据以图表形式展示，完整测试视频可在B站查看。本文为设计思路交流，更多技术细节请参考作者博客或联系咨询商用IP设计。

本文介绍了一种NVMe逻辑加速引擎的性能测试结果。测试数据显示，该引擎在970EVO Plus和970PRO硬盘上的写入吞吐量达到厂商标称数据的98%以上，读取吞吐量可达90%左右。与Design Gateway专业IP相比，本方案实现了更高的顺序写入性能，可满足2GB/s的读写需求。相关性能视频已在B站发布，欢迎进一步了解。本文旨在分享设计思路，完整商用IP开发仍需更多考量。

本文分析了三款SSD硬盘（970EVO Plus、970PRO、A2000）的读写性能测试数据。测试显示，写吞吐量方面，970EVO Plus在8GB后速度明显下降，970PRO在64GB后缓慢降速，而A2000保持稳定。读吞吐量则都保持稳定速率。性能差异主要源于存储介质、主控和缓存设计的区别。文章还提供了B站视频链接（https://space.bilibili.com/585132944），供读者进一步了解产品性能。

本文对比了三种SSD型号在NoP逻辑加速引擎下的性能表现。测试数据显示，当队列数量达到16、队列深度32时，固态硬盘可实现最佳IOPS性能。其中970EVO Plus和970PRO的写IOPS均超过50万，满足项目需求，而A2000因性能限制未达标。文中还提供了性能测试数据对比表，并建议查看B站相关视频获取更多信息。该研究为SSD性能优化提供了参考，但指出商用设计需更多考量。

本文分享了SSD性能测试方法，重点测试了三星970EVO Plus、970PRO和金士顿A1000三款SSD在不同队列配置下的4KB随机读写IOPS性能。测试结果表明，随着队列数量和深度的增加，SSD的IOPS性能会迅速达到饱和状态。文中展示了三款产品的具体测试数据图表，并提示读者这只是设计思路交流，商用IP设计需更专业指导。如需NVME或RDMA相关产品支持，可参考作者B站视频进一步了解（用户：专注与守望）。

本文介绍了DMA读写功能的实际环境测试过程，通过NVMe SSD与DDR间的数据传输验证功能。测试首先初始化DDR数据，通过DMA写入SSD后再读取到另一DDR区域，最终对比数据一致性确认功能实现。测试结果显示4KB数据传输成功，验证了设计预期。作者在B站（用户：专注与守望）分享了相关性能视频，并提醒本文仅供学习参考，商用IP设计需进一步咨询。

本文分享了NVMe队列管理测试结果，展示了队列创建和删除的操作流程及错误处理机制。测试验证了正确的操作顺序（先完成队列后提交队列），并捕获了两种错误情况：队列未创建时的操作顺序错误（错误码8）和队列已关闭时的重复删除请求（错误码2）。文章指出这些内容仅供学习参考，实际商用IP设计需更多考量，并引导读者通过B站视频（用户"专注与守望"）获取更详细的性能演示信息。

本文介绍了NVME/RDMA队列管理的测试过程，重点验证了队列创建、删除功能及管理边界。测试显示：1）队列深度超过1023时返回错误；2）队列数量达到上限(16个)时创建失败；3）详细错误代码帮助用户调整参数。作者提醒，本文仅为技术分享，商用开发需更多支持，建议通过B站视频(用户"专注与守望")或直接联系获取完整方案。文中配有测试过程的串口打印截图，展示了具体的错误返回情况。

本文分享了NVMe设计思路，展示了写完成队列的测试波形。当NVMe设备通过axis_cq接口发起写TLP请求时，NoP逻辑加速引擎正确响应并完成指令交互，验证了初始化功能的正确性。文中强调这些内容仅供学习参考，如需商用IP设计或NVMe/RDMA项目支持，建议观看B站相关视频后联系作者。博文已在博客发布90余篇设计文章，为初学者提供参考。

本文介绍了NVMe逻辑加速引擎的初始化测试过程，通过配置队列控制寄存器创建I/O完成队列，验证了指令提交与完成机制。文章详细描述了寄存器配置波形（图1）和NVMe设备读取指令请求的交互过程（图2），展示了Admin提交队列的门铃更新和64B指令条目的返回。作者提醒本文仅作设计思路参考，如需商用IP设计或NVMe/RDMA项目支持，建议观看B站相关性能视频后联系（用户：专注与守望）。

本文分享了NVMe初始化过程的设计思路，包括硬件加电、链路训练、队列配置等关键步骤。通过两幅信号波形图展示了初始化启动（状态值跳变至3）和完成（状态值跳变至5，寄存器值为7）时的具体信号变化。作者提示本文仅为技术交流，商用IP设计需更多专业支持，并推荐观看B站相关测试视频获取更详细信息（用户：专注与守望）。文中附有90余篇相关博文链接供初学者参考。

本文分享了PCIe初始化功能测试的设计思路，通过状态寄存器和波形图展示了链路训练及初始化过程。系统上电后，PCIE模块在百毫秒内完成链路训练，状态寄存器值变化(1→3)反映初始化进度。文中提供了相关博文和B站视频资源，但强调这些仅作为入门参考，不能替代商用IP设计。对于NVME或RDMA项目需求，建议观看视频后联系作者进一步交流。

本文分享NVMe/RDMA设计思路及性能测试方法，包含90多篇博文供初学者参考。重点介绍了IOPS、吞吐量和延迟三大关键指标的测试方案：IOPS测试通过随机4KB读写和计时器统计；吞吐量测试采用不同DMA传输长度；延迟测试结合IOPS程序获取平均及TP99延迟数据。作者强调本文仅作技术交流，商用设计需更深入探讨，并提供了B站视频链接（用户：专注与守望）展示实测性能。

本文介绍了NVMe性能测试的设计思路，重点讲解了4KB随机读写IOPS测试程序的执行流程。作者使用Vivado2019.1配套SDK搭建测试平台，详细说明了DMA寄存器配置、计时程序运行等关键步骤，并强调了队列数量和深度对性能的影响。文中提供了测试流程图和B站视频链接（用户：专注与守望），但提醒读者这些内容仅作为设计参考，不能替代商用IP开发。适合初学者了解NVMe性能测试方法，有项目需求者可联系作者进一步沟通。

本文介绍了NoP逻辑加速引擎在FPGA平台上的实现方案。实验采用ZCU106和VC709开发板进行测试，资源占用率数据表明该设计具有较高的集成度。硬件连接通过FMC to M.2适配器实现SSD与FPGA的连接，并提供了实物连接图示。相关性能测试视频已在B站发布，作者建议初学者参考博客内容，但强调不能直接用于商用IP设计。对于NVME或RDMA产品需求，可通过B站联系方式进一步沟通。

本文介绍了基于VC709和ZCU106 FPGA的Block Design工程设计方案。核心设计采用Xilinx提供的Microblaze/ZYNQ处理器，通过AXI总线连接串口IP、NoP加速引擎和DDR控制器等模块，实现数据存储与传输功能。其中NoPHAE模块包含控制总线和数据总线接口，PCIe接口用于外部连接。工程还包含总线信号调试模块，便于开发测试。作者提醒设计方案仅作参考，商用开发需进一步验证，并提供了B站视频链接（用户：专注与守望）供详细了解性能表现。

本文介绍了NVMe over PCIe逻辑加速引擎的设计与测试方案。该IP基于Xilinx PCIe集成块开发，已在VC709和ZCU106两种FPGA开发板上完成硬件验证，适配三星970EVO Plus/PRO及金士顿A2000等多款SSD。测试工程采用Vivado2019.1封装IP核，主要包含控制AXI、数据AXI、PCIe接口及可配置参数。作者在B站发布了相关性能演示视频（用户：专注与守望），并强调本文仅作设计思路分享，商用开发需进一步联系。

本文介绍了DMA写功能测试过程，重点分析了NVMe设备的数据读写操作。测试通过AXI总线将BRAM数据写入NVMe设备第8个逻辑块（偏移4KB），波形图展示了DMA写请求的仿真结果。数据对比图显示目标区域数据被成功更新，验证了设计功能。作者提示博客提供90多篇相关设计文章，但强调不能直接用于商用IP开发。文末附有B站性能演示视频链接，供读者进一步了解细节。该测试表明DMA写操作符合预期，为NVMe存储开发提供了参考。

本文介绍了NVMe设计中的DMA读写功能验证方法，重点展示了4KB数据传输测试案例。通过配置DMA寄存器组，系统将请求转换为NVMe指令，经PCIe模块处理后将数据写入BRAM模型。测试结果显示数据传输量与预期一致，存储数据比对验证了功能正确性。文中提供了测试波形图、存储数据对比图及B站视频链接（用户：专注与守望），供读者进一步了解。作者强调本文仅为技术交流，不可直接用于商用IP设计。

本文分享了NVMe设计相关的测试结果，包含删除队列边界测试和操作顺序测试。测试结果显示：第一次删除队列成功，后续操作返回数量错误；未创建完成队列时直接创建提交队列会报顺序错误；删除提交队列前未处理完成队列也会报顺序错误。所有测试结果均符合预期，验证了设计的正确性。作者在博客和B站（用户：专注与守望）分享了90多篇相关技术文章和视频，供初学者参考学习，但强调这些内容不能直接用于商用IP设计。

本文介绍了NVMe删除队列的功能测试结果，通过协议命令成功移除了I/O提交队列和完成队列，释放了设备资源。测试显示关键信号值均为0，队列信息被清空，仿真结果符合预期。作者已在博客发布90多篇相关文章（仅供参考学习），并提供了B站视频链接供进一步了解。注意：本文内容不可直接用于商用IP设计。

本文介绍了NVMe设计测试中的队列创建边界测试情况。测试结果显示：当尝试创建深度为1024的I/O提交队列时（最大支持1023），系统正确返回创建深度错误状态；在连续创建16个I/O提交队列时（已达到最大数量限制），系统返回数量错误且不再生成NVMe指令，均符合设计预期。相关测试波形图和性能视频已发布在优快云博客和B站（用户：专注与守望）。本文仅供学习参考，不可直接用于商用IP设计。

本文分享了NVMe设计的相关经验，包含50余篇博文内容。通过两个测试案例展示了NVMe队列创建功能验证：1）队列深度超过1023时返回错误状态4；2）I/O完成队列数量超限时返回错误状态2。测试波形图直观展示了验证结果，所有测试均符合预期。作者在B站（用户：专注与守望）提供了相关性能视频作为补充学习资料。文章强调这些内容仅为技术交流，不可直接用于商用IP设计。

摘要：本文测试了NVMe队列管理功能，包括创建/删除队列、队列边界等操作。测试设计支持最大16个提交队列，单队列深度1023条。通过波形分析验证了队列创建流程：配置寄存器后，模块判定创建状态并生成NVMe命令写入Admin队列。测试结果与详细步骤可参考文内图表，更多性能演示参见B站视频（用户：专注与守望）。该验证为NVMe设备队列管理功能的实现提供了测试依据。

本文展示了NVMe指令处理和完成队列门铃请求的测试结果。在指令处理测试中，通过axis接口获取指令后，设备成功执行操作并写入完成条目（cq_wdata=1），更新了Admin提交队列头门铃（asq_head=1）。完成队列门铃测试显示，处理完成后acq_h信号跳变，成功发起门铃请求（acq_db_req），并通过总线发送写请求（地址0xB0001004，数据1）。两个测试的仿真波形均符合预期，验证了功能正确性。更多性能详情可参考B站相关视频（用户：专注与守望）。

摘要：NVMe提交指令通过提交队列传输数据，其性能受IP处理速度和FPGA缓存能力制约。测试显示，设备成功接收门铃写请求并通过axis_cq接口发起读指令，正确读取Admin队列起始地址数据后经axis_cc接口返回，验证了设计功能。仿真波形（图1）证实响应符合预期。更多性能详情可参考B站用户"专注与守望"的相关视频。

NVMe 指令提交与完成机制是 NVMe 协议的核心机制， 也是待测设计需要实现的重要机制之一。对该机制的验证需要考察待测设计是否能够正常执行指令的组装、分配、 正确的请求配置门铃、 响应提交指令的获取、 正确处理完成指令等。链接：https://space.bilibili.com/585132944/dynamic?B站已给出相关性能的视频，如想进一步了解，请搜索B站用户：专注与守望。

摘要：NVMe初始化功能测试结果显示，通过PCIe初始化成功配置了NVMe设备的寄存器基地址及相关参数，包括控制器功能、队列深度和基地址等设置。测试过程中，控制器状态寄存器显示设备进入正常工作状态，Admin提交队列和完成队列创建成功。仿真波形和队列信息均符合预期，验证了初始化功能的正确性。更多性能测试视频可在B站搜索用户"专注与守望"查看。

本文介绍了PCIe桥设备与NVMe设备的初始化配置过程。通过仿真波形显示，设备成功获取了供应商ID和配置空间类型，并正确分配了BAR0寄存器的64KB地址空间（32'hB0000000）。桥设备配置完成后，总线信息更新为sub_bus_number=1、second_bus_number=1、primary_bus_number=0，下游地址域确定为32'hB0000000~32'hB0010000。所有仿真结果均符合预期设计，验证了配置流程的正确性。更多细节可参考文末提供的B站视频链接。

摘要：PCIe初始化功能测试验证了设计能否正确枚举和配置总线上的设备。测试结果显示，系统成功配置了总线0、设备0的桥设备模型，包括读取设备ID、配置空间类型，并正确设置BAR寄存器和节点信息。测试波形与预期拓扑结构一致，相关性能视频可在B站用户"专注与守望"主页查看。 （99字）

摘要：本文介绍了PCIe/NVMe初始化功能的测试方法，通过构建最小存储子系统模型进行验证。测试设置桥设备不启用BAR空间，仅配置NVMe设备的64KB BAR0空间。仿真结果显示初始化状态机按预期从空闲、链路训练（简化为直接置位link_is_up）、PCIe初始化到NVMe初始化逐步跳转，最终完成初始化。测试通过控制寄存器（init_ctrl）驱动各阶段，验证了初始化流程的正确性。详细仿真波形和性能数据可参考B站"专注与守望"频道的相关视频。

开发NMVe IP 难在哪？时间不等人，有什么简洁方式？NVMe协议相对复杂，过程调试不尽如意，采用开发板上机调试，耗时太长，不清楚如何排查问题，种种原因导致目前开发NVMe IP成为难点。现在有了NVMe开发助手，一切一目了然，快速仿真，轻松排查问题，三个月开发出NVMe host IP不是梦，期待你的交流。

指令控制模块由一个指令信息缓存， 一个指令组装状态机和一个 ID 池组成。 指令信息缓存中存放着由系统控制模块写入的待处理指令信息； 指令组装状态机获取缓存的指令信息， 将其组装成提交队列条目写入提交队列中； ID 池则用于存放可使用的指令 ID。

适于万兆网的 NVMe Host控制器功能模块框图

数据缓存控制器的外部接口信号主要包括与Microblaze处理器、NVMe Host控制器、以太网控制器、外部DDR存储器相连接的端口。数据缓存控制器主要实现了对大量突发数据的缓存、AXI4接口与AXI4-Stream接口之间的转换和NVMe命令的生成等功能。数据缓存控制器的整体架构如图1所示。（2）接口转换模块：接口转换模块负责完成将DDR控制器的AXI4接口转换为与其他模块进行数据交互的AXI4-Stream接口。根据功能需求将数据缓存控制器划分为了3个模块：流程控制模块、接口转换模块和MIG模块。

流程控制模块主要由寄存器、读状态机、写状态机和命令生成模块组成。本设计主要实现了NVMe协议中常用的识别、读、写、SMART、FLUSH以及关机命令。