SAMSUNG 2440用LVDS传输时闪屏

探讨使用DS90C383B和DS90C384进行RGB到LVDS信号转换时遇到的屏幕闪烁问题。分析了时钟不稳定、LVDS芯片特性和PCB布局等因素的影响,并通过更换LVDS芯片成功解决问题。


现象:

一端用了DS90C383B把RGB信号转换成LVDS,另一端用DS90C384接受转换为TTL信号连接到AT070TN92上。时钟设置的是25M,结果是屏亮了,但是系统在读写NANDFLASH或者进行网络操作时屏幕会闪烁。这个可能是什么原因?谢谢!


解决办法:

摘自优快云的论坛 仅作记录 需要时查看

(1)时钟和数据是同步输出的;
(2)如果AHB总线冲突,会优先保证内存的传输,LCD数据会延迟传输,这样会使时钟输出不稳定,我在测试的时候时钟的确有这样的情况;
(3)LVDS芯片都是以VCLK来作为基准时钟的,时钟不稳定会导致LVDS传输问题


这次换了Thine的LVDS芯片,居然不闪了。马上去做EMC。跟TI,三星的技术支持都;联系了很多次,问题基本上搞清楚了。
(1)根本问题是三星2440本身的问题,内部总线带宽不够,导致LCD时钟不稳定。
(2)LVDS芯片的问题,国办的芯片对时钟的要求可能更高,而且Thine的芯片有去抖动等一些功能。据TI的技术支持讲这个问题已经反馈到TI的芯片设计团队,不知道以后会不会有改进。
(3)PCB布板。我在布板时主要关注的是等长,根据TI的回复,应该是差分和防止串扰更重要。
下面是技术支持的回复:
1)     Receiver Skew Margin (RSKM) – The customer is most likely exceeding the RSKM limit, which is resulting in bit errors. It is important to minimize the skew between differential pairs. It is possible that at this frequency and room temperature Thine may have more margin. The National parts are typically tuned for high frequency operation.


2)     Undershoot/Overshoot on the LVCMOS inputs to the C363 –I need the customer to observe the LVCMOS input voltage levels. It is important that the signals do not exceed the datasheet limits, because that will cause the ESD protection circuits to activate.

3)     Layout – The picture Ted forwarded of the layout shows that the traces are not routed as 100 ohm differential impedance and in some case traces could be mutually coupled to an adjacent differential pair (2+ equally coupled to 2- and 3-).

<think>嗯,用户问的是用FPGA进行LVDS传输需要注意些什么。首先,我需要回忆一下LVDS的基本原理和FPGA相关的设计要点。LVDS是低压差分信号,常用于高速数据传输,抗干扰能力强。不过具体到FPGA的应用,可能涉及到硬件设计、FPGA配置、信号完整性等方面的问题。 首先,硬件设计方面,差分对的走线应该等长、等距,避免引入相位差。阻抗匹配也很重要,通常LVDS的差分阻抗是100欧姆,所以PCB设计要确保差分线的阻抗控制正确。另外,电源和地平面的处理,可能需要去耦电容来减少噪声。 然后,FPGA的配置部分。不同的FPGA厂商(比如Xilinx、Intel)对LVDS的支持可能不同,需要检查器件手册,确认所用的FPGA型号是否支持LVDS接口,是否需要特定的I/O标准。例如,Xilinx的FPGA可能需要使用LVDS_25或者不同的bank电压设置。 信号完整性方面,终端电阻是必须的,通常在接收端放置100欧姆的电阻。同,PCB上的差分线要避免靠近高频或高噪声的信号线,减少串扰。可能还需要考虑预加重和均衡,尤其是在高速率下,以补偿信号衰减。 钟方面,LVDS传输通常需要随路钟或者嵌入式钟,比如使用DDR模式来同步数据。FPGA内部的SerDes配置是否正确,比如数据速率、钟分频等参数设置是否匹配。 另外,电磁兼容性(EMC)也是一个考虑点,差分线对外的辐射虽然较低,但布局不当仍可能引起问题。可能需要使用屏蔽或者适当的地平面设计。 最后,测试和调试阶段,使用示波器检查差分信号的眼图,确认信号质量。FPGA内部的逻辑分析工具,如ChipScope或SignalTap,可以帮助捕获和分析数据传输的正确性。 可能用户的实际应用场景是高速数据传输,比如视频传输、高速数据采集等。需要确认他们的具体速率需求,以及FPGA资源是否足够处理这些数据。此外,是否有需要跨钟域处理的情况,比如数据从LVDS接口进入FPGA后,如何同步到内部钟域,避免亚稳态问题。 还要注意FPGA的bank电压是否与LVDS的电平兼容,有些FPGA的bank可能只支持特定电压水平的LVDS。比如,某些器件的LVDS需要2.5V的IO电压,而另一些可能支持更低的电压。如果电压不匹配,可能会导致信号无法正确识别。 另外,PCB布局的差分对长度匹配,不仅包括走线本身的长度,还包括过孔和连接器的对称性。过长的走线或者过多的过孔可能引入额外的延迟和损耗,影响信号质量。 在FPGA内部,可能需要使用特定的原语或者IP核来处理LVDS信号,比如Xilinx的IBUFDS和OBUFDS,或者Altera的ALTIOBUF。正确例化这些原语,确保信号路径正确无误。 电源噪声也是一个需要注意的点,LVDS接口对电源的稳定性要求较高,尤其是在高速情况下。可能需要使用低噪声的LDO或者电源滤波措施,确保电源干净稳定。 总结下来,用户可能需要从硬件设计、FPGA配置、信号完整性、电源管理、钟同步以及测试调试等多个方面来考虑LVDS传输的实现。需要分步骤详细说明每个环节的关键点,确保用户能够系统地了解注意事项,避免常见的设计错误。</think>使用FPGA进行LVDS(低压差分信号)传输,需从硬件设计、信号完整性和FPGA配置三方面综合把控。以下是关键注意事项及解决思路: --- ### **一、硬件设计注意事项** 1. **差分对布线规则** - 保持差分线严格对称(间距≤10%偏差),长度误差控制在±5mil以内,避免相位差导致信号失真。 - 差分阻抗匹配100Ω(通过PCB叠层计算工具校准),例如:线宽4mil、间距8mil的带状线结构。 2. **终端电阻配置** - 接收端必须并联100Ω电阻(精度1%),若信号存在反射,可尝试调整电阻位置(如靠近接收端)。 - 示例:Xilinx FPGA的SelectIO IP支持内部差分终端(DIFF_TERM=TRUE)。 3. **电源与去耦** - 为LVDS收发器分配独立电源层,并添加0.1μF+10μF去耦电容组合,降低电源噪声。 - FPGA Bank电压需匹配LVDS标准(如2.5V或1.8V),避免电平不兼容。 --- ### **二、信号完整性优化** 1. **抗干扰设计** - 差分线远离高速数字信号(如DDR钟),间距≥3倍线宽。必要使用地平面屏蔽。 - 过孔对称设计:差分对过孔数量、位置一致,避免阻抗突变。 2. **预加重与均衡** - 高速传输(>1Gbps),启用FPGA的预加重(Tx)和均衡(Rx)功能,补偿高频衰减。 - 示例:Intel FPGA的LVDS IP支持可编程预加重(3档强度调节)。 3. **眼图测试** - 实测信号眼图,确保眼高>100mV,眼宽>0.7UI。若闭合,需优化PCB走线或调整驱动强度。 --- ### **三、FPGA配置要点** 1. **I/O约束设置** - 明确指定LVDS电平标准(如`LVDS_25`),约束差分对引脚(P/N)。 ```verilog // Xilinx约束示例 set_property PACKAGE_PIN "E5" [get_ports {data_p[0]}] set_property IOSTANDARD LVDS_25 [get_ports {data_p[0]}] ``` 2. **钟同步机制** - 采用随路钟(源同步),用IDELAYE2调整数据与钟相位,确保建立/保持间。 - DDR模式需双倍数据率对齐,例如:使用`IDDR`和`ODDR`原语。 3. **SerDes配置** - 高速场景下启用FPGA内置SERDES,设置正确线速率和分频比。 - 示例:Xilinx 7系列GTX收发器支持1.6Gbps~12.5Gbps速率。 --- ### **四、调试与验证** 1. **在线调试工具** - 使用ChipScope(Xilinx)或SignalTap(Intel)抓取LVDS数据,验证传输逻辑。 - 注意跨钟域处理:添加异步FIFO或握手信号避免亚稳态。 2. **误码率测试** - 发送PRBS伪随机序列,统计误码率(BER)。要求BER<1e-12(典型值)。 --- ### **典型问题排查表** | 现象 | 可能原因 | 解决方案 | |--------------------|-------------------------|------------------------------| | 数据错位 | 钟相位偏移 | 调整IDELAY值或钟布线 | | 信号幅值不足 | 终端电阻缺失/阻抗失配 | 检查PCB阻抗并补焊终端电阻 | | 眼图闭合 | 走线过长或串扰严重 | 缩短走线、增加屏蔽地线 | | FPGA无法识别差分对 | I/O标准配置错误 | 核对Bank电压和电平标准约束 | --- 通过以上步骤的系统性设计,可实现稳定可靠的LVDS传输。建议结合具体FPGA型号手册和PCB仿真工具(如HyperLynx)进行迭代优化。
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