头歌计组运算器设计(HUST) 1-11关实验答案

一、实验目标

本实验使用 Verilog HDL 实现了单周期 54 条 MIPS 指令的 CPU 的设计、前仿真、后仿真和下板调试运行。CPU 可实现 54 条 MIPS 指令。（详细论述所设计作品的功能）

二、实验简介

本实训项目帮助学生从可控加减法单元，先行进位电路，四位快速加法器逐步构建 16 位、32 位快速加法器。学生还可以设计阵列乘法器，乘法流水线，实现原码一位乘法器，补码一位乘法器、运算器等教材上的核心内容。

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三、资源连接

百度网盘：https://pan.baidu.com/s/10cjcKqvAjCLKllxQ9SVt1Q
提取码：yyds

四、实验内容

第1关：8位可控加减法电路设计
第2关：CLA182四位先行进位电路设计
第3关：4位快速加法器设计
第4关：16位快速加法器设计
第5关：32位快速加法器设计
第6关：5位无符号阵列乘法器设计
第7关：6位有符号补码阵列乘法器
第8关：乘法流水线设计
第9关：原码—位乘法器设计
第10关：补码—位乘法器设计
第11关：MIPS运算器设计

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