:我最担心上海会是第一个开始萧条的城市[ZZ]

解读中国房地产市场
本文深入分析了中国房地产市场的现状及特点,特别是大上海地区的房地产泡沫现象,并探讨了国际炒家如何利用联合操纵手段影响房价。
讲到这里阿,相信是各位比较关切的话题,我了解其中一部分人呢,做地产商  
的,也希望跟国内地产有一些参与,所以大家对这次的宏观调控以及中国的房地产
走势呢,我相信你们是比较关切的。我曾经在我的节目里提到这个话题,但是不准
播,我点名哪个楼盘会跌,结果没有播出来,但是事后看起来,跌的楼盘都是我点
名的,没错的。(-笑)从政府的利率汇率呢我一路谈到房地产。我这专业演讲,他
给我时间,我就准时停止,我不会多一分钟也不会少一分钟,我这工夫不是一般
的。(笑)


  房地产本身阿,这一次呢,我相信各位非常关切,那么我们的媒体也做了很多
报道,我希望把我自己的观点来跟各位做个沟通。中央政府对房地产坦白来讲,非
常头痛。目前一连串的措施,包括房产2年之内要卖的话,罚款5%,要缴税5%,还
有,比如说,要卖的话必须先还贷,还贷以后拿到还贷证明了才能再卖,就是让你
不能交易,让你背上比较高的交易成本。到最后的结果呢,发现什么现象,就是真
-正有泡沫的地区,就是大上海地区。北京还好,广东是没有泡沫的。那么我们政府
的政策阿有一点是很有意思的,他总是一刀切,就是全国普遍铺开了宏观调控。当
然除了-我之外,还有很多人反对,目前政府已经停止再继续宏观调控了。

  宏观调控之后,上海的房价我没有看到怎么跌的现象,反而是交易量急速萎
缩,有几个月是零,没有交易,现在一个月大概是100多个交易,那等于没有一样
的。北京的房价以及广东的房价维持上升,这是很有意思的现象。我希望跟各位解
释一下中国的房地产市场是什么样的格局,中国的房地产市场-是天生的畸形的市
场。他是向谁学的呢,他是这么样的一个历史过程:深圳学香港,广东学深圳,沿
海学广东,全国学沿海。那么香港的房子有什么特性呢,香港的房市呢-是一个急剧
炒作的房市,就是说,他卖楼花,而且楼花卖的很奇怪,一下推出10户,炒的高高
的,也不是全部推出,推出一部分楼,而且上面是住宅,下面是商店,这种模
式。这种炒作的模式呢目前被中国大陆的地产界普遍采纳。但是你在中国又没有-香
港的法制体系。举个例子来讲,各位从香港来的应该知道,前一阵子有很多谣
言,有个地产商代理,就说我这个房子卖的特别好,有个大陆来的表叔阿一下子买
了10套,付现金的。大家说房子这么热销阿,带我们去看下吧,就发现这个事情是
假的,这个人呢还被香港的高院起诉。那么我想请问你,同样的谣言,如果在国内
呢,会不会-起诉他呢,肯定不会。所以你看阿,香港的楼市本来就是严重炒作的楼
市,把他整个精神移植到国内,你又没有相应的法律保证来预防炒作,来扼杀谣
言,怎么办。


  那么我再假设一个情况,假如我是国际炒家的话,我要怎么从房产大赚一
笔?我常常再给你们讲一句话,我们在150年前,大清王朝时代,你是船坚炮利不如
人,你要签订丧权辱国的条约阿,你今天阿,财务金融不如人阿,你一样要签订丧
权辱国的条约。你们都是外地过来的,思考一下-,你如果要进军中国的房地产市场
的话,要怎么样来坑中国人一把?尤其是这些不懂金融的中国人,不坑他都有点不
好意思。(笑)怎么坑他?那么首先,我们找到一个城-市,在哪一个城市是最好炒
作的城市?我讲的详细一点,方便你们炒作阿。(笑)

  因此应了我的一句话,大上海地区是最好炒作的地方。你去问上海人阿,你喜
不喜欢住在南京西路啊,以及淮海路阿?我不知道你们这里有没有上海来的,上海
老百姓最喜-欢住那个地方了,上海人特别可爱,有钱的上海人可能在郊区,浦东或
虹桥那一带,买个豪华别墅,他还是要在南京西路、淮海路买个小公寓住着,他就
是这个心态,他这-么样的一个想法没办法的。要不要住南京西路啊,他高兴的
很,淮海路呢,没问题。那个区域阿,土地供应极为有限,当然目前还有一大块地
没开发呢,那就是周正毅的地shy;,(笑)要开发搞成一个什么雕塑公园,在南京
西路附近。他那个土地供应非常有限,而且楼盘很少,而且上海人都很想住这
里,叫内环区。由于这种特殊的现象在,所以-呢,他可以用少量资金,据我们判
断,几亿元就可以撬动上海的房价。
  他做法是这样子的,我们发现,整个上海房价走势图呢,跟2003年国际炒家炒
作香港H股是非常类似的。香港的H股什么意思,就是国内到香港去上市的叫H股,国
内的很多国营企业是H股。我们看他们当时怎么炒H股阿,就是国外的机构投资人
呢,联合起来炒作。各位回头看一下阿,中国人侵略别的国家的时候,都是单打独
干的,国外呢都是八国联军,当时在清朝的时候他八国联军-,到今天他中华人民共
和国,他一样八国联军,你看他炒房地产,他炒H股就是这样的。当时在2003年4月1
号前后,当然我有一个理论,那就是,国际炒家联合操纵的结果。讲了这话,我要
找证据。当时香港的规定呢,机构投资人持股量在10%以上才需要披露,10以下不
需要披露,我看资料发现,我没有看到国际炒家、国际投资人炒股,难得我的理论
是错的吗,不可能,我不会错的。突然到了2003年4月1号,联交所来了突然一个命
令,5%以上都要披露。你看吧,都在10~9%之间,最多的时候,摩根大通、摩根
斯坦利呀,都在里面,你想像的到的国外投资机构都在里面。摩根还有几笔控制的
比较好,9.99,(笑)10%要披露,9.9-9不需要披露,就这么干的。
  这些人怎么炒呢,我拿马鞍山钢铁阿,国内的一家国营企业,来给各位举个例
子。我们发现阿,马鞍山钢铁是大通以及汇丰银行,还有一个叫联合资本公司几家
联合炒作的-。怎么炒作呢,摩根先进来,大量收购股票,使他的持股量一直上
升,可是发现股价阿,他没有变动,很稳定。他大量收购,但速度很慢,不在市场
造成任何压力,没有谣-言。收购量上升,股价不太变动。到最后由谁来拉他股价
呢,就由汇丰银行以及联合资本二个公司,突然进来,大幅拉抬股价,然后在最高
价位,三家公司一起套现离场,-股价大跌,然后把中小股民圈进去。这是马鞍山钢
铁,换一家呢,说不定由汇丰银行先做,然后摩根大通再后面接盘,就这样子,相
互合作,所以大家都不会被套牢,不像-我们中国的庄家,还被套牢的,你说傻
的。(笑)要使坏的话呢,就要跟老外学,联合炒作才行。
  这个现象给我们一个很大的震撼,所谓的联合操纵竟然在上海的楼市一样上
演。我们回头看个历史资料,在2002年的时候呢,尤其2003年初,大量进来,大量
收购内环的房子,房价没有太变动。我们找不到具体的资料,它不是股市,没有披
露的义务。但是我们走访了很多内环地区的房屋代理,根据他们的-说法,有很多的
机构投资人进来,成批成批的买。到了2003年底,开始拉抬,从年底到2月份,短短
2~3个月的时间,拉抬近30%,从2004年下半年,楼价大幅上升,跟H股走势非常类
似。到了3月份、4月份,达到历史高位,怎么样呢,应该是和H股一样,一起套现离
场。
  我和各位讲阿,中央政府在做决策的时候阿,很多时候,会还没开完,外面都
知道了,(笑)宏观调控这个思维阿早就知道了,很多人晓得,可能我不晓得
吧,但很多人都-晓得。所以在宏观调控政策没有出台之前,全部套现离场。然后宏
观调控政策一出来,一刀砍向谁呢,接盘的上海老百姓,国际炒家呢他们比你先
走,这叫什么各位知道吗-,技不如人。真正的想砍到他们,没砍到他们,到最后
呢,打击了上海老百姓,但是这也是活该的,谁叫你要去接呢。你看我们广东老百
姓就很好阿,多打几次就乖了。(-笑)广东为什么没有泡沫各位晓得吗,因为广东
跟香港非常近,从1992年开始呢,广东就不断的受到香港的冲击,香港楼市几次崩
盘,97年是最严重的,当然董建华 先生领导无方是最重要的原因,但是几次打下来
以后呢,广东老百姓特别的理智,他不跟风的。
  所以各位请看下,我们按照房地产走势图来看,广东几乎没有任何的泡沫,房
价走势有时候还低于通货膨胀率。这个现象还是比较正常,香米湖一带,华侨城一
带1平米卖到1万多比比皆是,可在上海内环地区呢3万以上。像上海老百姓这次的跟
风,受到打击,他什么时候调整,这更有意思。我认为这一点呢值得各位关切。宏
观调控出来,如果你不交易的话呢,价格是不会变的,就-像股票一样,股票价格为
何有波动,就是要通过交易,没有交易是不会有波动的。我们观察到这个现象,上
海老百姓惜售,不卖,宏观调控前二三个月,交易量几乎为零,-现在是100多,那
也和零差不多。由于你交易量过少,除了一些资金链供应紧张的新楼盘不得不降价
之外,我们没有看到二手房大幅降价,尤其内环地区。我当初预言,内外环之间的
-房价按照比例而言是泡沫比较大的,为什么呢,内环房价一炒起来,3 万块以
后,旁边这些内外环之间的楼盘呢,觉得他们怎么涨的那么快阿,咱们也跟着
吧。跟风跟起来的,所以内外环之间的泡沫最严重,外环之外的还好一点。这次下
跌的-阿是内外环之间的下跌,而且这带楼盘啊,抗不起价格的,他们基本不是实在
的资金进入,而是跟风的结果。当时我在4月份的时候做过这种预测,到最后走势图
也是这样,内外环之间价格下跌的压力是比较大的。外环以外的一大批新楼盘下跌
呢,我们发现是因为地产商抗不住。但是属于个-人资产的这一部分有很强的惜售现
象。
  那么现在我更担心是哪一点,我更担心是,上海市老百姓的消费习惯是很奇怪
的,他不是根据赚多少钱来消费的,他的消费习惯有二个变数,一个是薪水多
少,另外一个呢-是财富效果。由于房地产大幅泡沫现象,房子价值虚增比较多,甚
至增值100%、200%的都有。老百姓觉得自己有钱了,出门打的啦,晚上出去吃喝
玩乐啦,呀。上海是个最有趣的区域,你只要稍微下一点小雨,毛毛雨,再叫
不到出租车,大家都怕淋-点雨,娇贵的样子,怕淋点小雨。(笑)还有,不论你菜
做的多难吃阿,总是高朋满座,(笑)上海人的一个独特现象。各位知道为什么
吗,就是那种财富效果,所产生的-一种畸形消费,这种畸形的消费拉抬了上海市的
经济。各位知道我担心什么事,上海市的竞争力,就像我批评银川跟武汉的一
样,会因为高房价而受到一定的打击。这话怎-么说?如果宏观调控非常有效的
话,打击了房价,如果泡沫假设阿完全都没有了,消费会大幅下跌阿,所以现在繁
荣的假相所形成的高增长,会因为消费的大跌呢而受到破-坏。我最担心上海会是第
一个开始萧条的城市,同时大上海地区政府希望搞金融中心,这个中心,那个中心
的。我想反问一个问题,你这么高的房价,外滩要搞个金融界以-前有这个想法,现
在不搞了,为什么不搞了,太贵了。几万块1平米,谁能住的起。你发现很多政策的
推动阿,因为高房价的原因,很多政策推不下去。所以现在上海政府阿,我觉得他
是非常辛苦的,他想做什么下一步,你告诉我,除-了2010年的所谓世博概念之
外,你还有什么新的概念你告诉我。上海市走到现在遇到一个瓶颈,当然我不能排
除其他的因素,但是高房价遏制了上海下一步的发展,而且上海消费-的这种特殊形
态,上海地区会成为波动极为大的城市,会让未来的治理呢更加的艰难。
<think>好的,我现在需要帮助用户解决Verilog测试代码中state信号显示为zz的问题。首先,我需要回忆一下Verilog中的基本知识,特别是关于信号状态高阻态的知识。高阻态zz通常出现在信号没有被正确驱动的情况下,也就是说,某个信号在仿真时没有被任何驱动源赋值,导致其呈现高阻抗状态。 用户提到了state信号显示为zz,可能的原因有哪些呢?根据之前的学习,可能的原因包括模块实例化错误、信号未连接、初始化问题、多驱动冲突等。接下来,我需要逐一分析这些可能的原因,并结合用户提供的引用内容来寻找线索。 首先,用户提供的引用[1]中有一个模块的例子,其中输出Z被直接赋值为q[{A,B,C}],这可能涉及到组合逻辑的输出驱动。如果state信号是一个输出,那么需要检查对应的模块是否正确地驱动了该信号。例如,在模块实例化时,是否正确连接了state信号?是否存在信号名称拼写错误或者位宽不匹配的情况? 接下来,引用[2]中提到了$monitor的使用,这可能在测试平台中用于监测信号变化。如果state信号在测试平台中没有被正确初始化,或者在模块实例化时没有被正确连接,那么$monitor可能会显示zz。例如,如果被测模块的state输出端口在测试平台中没有连接到任何信号,或者连接到一个未驱动的wire,那么就会出现高阻态。 再结合用户之前的回答,其中提到了同步逻辑参数化状态编码的重要性。例如,在之前的改进方案中,用户添加了同步触发器来避免亚稳态,这可能影响到state信号的驱动。如果同步逻辑没有正确实现,或者state信号在模块内部没有被正确赋值,也可能导致zz状态。 现在,我需要将这些可能的原因系统化,并给出解决方案。首先,检查模块实例化是否正确,包括信号名称位宽是否匹配。其次,确保被测模块的state信号在内部有明确的驱动逻辑,例如在状态机中每个状态都有对应的赋值。此外,初始化问题也可能导致state信号在复位后没有被正确赋值,需要检查复位逻辑是否正确,是否在复位时对state进行了初始化。 另外,多驱动冲突也是一个可能的原因。如果state信号在测试平台中被多个驱动源同时驱动,比如在测试平台中错误地对其进行了赋值,或者在模块内部有多个always块对其赋值,这也会导致冲突,从而出现zz。 后,测试平台中的信号监测是否正确,例如使用$monitor或$dumpvars来观察信号变化,确保没有遗漏关键信号的变化情况。 总结起来,可能的解决步骤包括检查模块实例化连接、确保信号在位宽名称上正确、检查被测模块内部的驱动逻辑、确认复位初始化过程正确、排除多驱动冲突,以及使用正确的监测工具来跟踪信号变化。需要一步步排查这些可能性,找到导致state为zz的具体原因。</think>根据Verilog测试平台中state信号显示为zz(高阻态)的现象,结合引用文献代码实现,以下是可能原因及解决方案的详细分析: --- ### **一、高阻态(zz)的成因分析** #### **1. 模块实例化连接错误** - **现象**:测试平台中`state`信号未连接到被测模块的输出端口,或端口名称/位宽不匹配。 - **示例**:若被测模块输出端口定义为`output reg [5:0] state`,但实例化时连接为`wire [3:0] state`,则位宽不匹配会导致高位悬空,显示为`zz`[^1]。 - **引用验证**:引用[1]中模块`top_module`的输出`Z`直接通过`assign`驱动,若未连接则会呈现`zz`。 #### **2. 未初始化的寄存器信号** - **现象**:被测模块中`state`寄存器未初始化,或复位逻辑未正确赋值。 - **示例**: ```verilog // 错误:缺少复位状态赋值 always @(posedge clk) begin if (!rst_n) state <= 6'dx; // 未明确复位值 else state <= next_state; end ``` - **引用验证**:引用[2]中`$monitor`监测的寄存器均通过`initial`块初始化,避免悬空。 #### **3. 组合逻辑未完整覆盖** - **现象**:状态机组合逻辑未覆盖所有条件分支,导致`state`未被赋值。 - **示例**: ```verilog always @(*) begin case (current_state) S0: next_state = S1; S1: next_state = S2; // 缺少default分支 endcase end ``` - **结果**:未覆盖状态下`next_state`保持高阻态,传递至`state`寄存器。 #### **4. 多驱动冲突** - **现象**:`state`信号在多个`always`块或`assign`语句中被驱动。 - **示例**: ```verilog // 错误:两个always块驱动同一信号 always @(posedge clk) state <= next_state; always @(posedge clk) state <= 6'd0; // 冲突驱动 ``` --- ### **二、针对性解决方案** #### **1. 检查模块实例化连接** - **步骤**: 1. 确认被测模块的`state`输出端口名称位宽与测试平台一致。 2. 检查实例化语句: ```verilog // 正确示例:位宽匹配且端口名称正确 check_password u_check_password( .state(state), // 确保连接到测试平台的state信号 // 其他端口... ); ``` #### **2. 明确寄存器初始化复位逻辑** - **改进代码**: ```verilog // 复位时赋予明确初始值 always @(posedge clk or negedge rst_n) begin if (!rst_n) state <= 6'd0; // 复位为IDLE状态 else state <= next_state; end ``` #### **3. 完善组合逻辑分支覆盖** - **改进代码**: ```verilog always @(*) begin case (current_state) S0: next_state = S1; S1: next_state = S2; default: next_state = S0; // 添加default分支 endcase end ``` #### **4. 避免多驱动冲突** - **检查方法**: - 使用仿真工具(如ModelSim)的`check drive`功能,定位`state`信号的所有驱动源。 - 确保`state`仅在一个时序逻辑块(如状态机寄存器)中被赋值。 --- ### **三、调试技巧与验证方法** #### **1. 使用监测工具定位问题** - **添加`$monitor`语句**(引用[2]): ```verilog initial begin $monitor("Time=%0t: state=%b", $time, state); end ``` - **功能**:实时监测`state`变化,观察何时出现`zz`。 #### **2. 波形分析** - **关键检查点**: 1. **复位阶段**:`rst_n`生效时`state`是否被正确赋初值。 2. **时钟边沿**:`state`是否在时钟上升沿更新。 3. **输入同步**:异步输入(如`bt4`)是否经过同步处理(引用[1]中同步逻辑)。 --- ### **四、典型修复代码示例** #### **修复实例化与复位逻辑** ```verilog module zhinengsuo1_tb(); reg clk; reg rst_n; reg bt4; wire [5:0] state; // 例化时明确位宽匹配 check_password u_check_password( .sys_clk(clk), // 原代码中sys_clk未定义 .rst_n(rst_n), .bt4(bt4), .state(state), // 确保连接到输出端口 // 其他端口... ); // 复位逻辑增强 initial begin rst_n = 0; #100 rst_n = 1; // 复位时间足够长(覆盖时钟稳定) end // 添加状态监测 initial begin $monitor("state=%6b at %0tns", state, $time); end endmodule ``` --- ### **五、相关问题扩展** 1. **如何避免Verilog中的多驱动冲突?** > 答:通过代码规范(如单一驱动源原则)工具检查(Lint工具)实现。 2. **高阻态在FPGA综合中的实际表现是什么?** > 答:综合后高阻态通常被转换为未连接信号,可能导致逻辑错误或总线冲突[^1]。 3. **如何验证状态机的复位覆盖率?** > 答:在仿真中强制复位信号,检查所有状态寄存器是否回归初始值。 [^1]: FPGA设计中组合逻辑与时序逻辑的交互特性 [^2]: Verilog测试平台信号监测方法
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