sz66cm 学习随笔

半导体物理 → MOSFET 基础 → 工艺流程（扩散区等） → CMOS 电路 → FPGA/IC 应用。这样你不仅知道“源极/漏极/N 型扩散区是什么”，还能真正理解 FPGA、ASIC、存储器件的物理基础。

锁相环（PLL）是一种自动控制系统，通过闭环反馈实现输出信号与参考信号的相位同步。其核心结构包含相位检测器、环路滤波器、压控振荡器和分频器，数学模型则通过相位误差方程和闭环传输函数描述。PLL分为模拟、数字和全数字等类型，广泛应用于嵌入式系统的CPU主频生成、DDR时钟控制、MIPI接口和USB通信等场景。设计中需注意晶振选择、电源去耦、布线优化和带宽配置，调试时重点关注锁定状态和输出稳定性。作为时钟生成与同步的核心模块，PLL的合理设计对系统性能至关重要。

摘要： 信号完整性（SI）问题源于高速信号传输中电信号偏离理想方波，受电磁、物理等因素影响导致波形失真，引发数据错误或系统失效。低速系统（如8051）中导线可视为理想模型，而高速系统（如DDR4、USB 3.0）因频率提升，面临反射、串扰、抖动等问题。根源包括阻抗不连续、电容/电感耦合及电源噪声等。典型高速接口（如PCIe、MIPI）需通过阻抗控制、眼图分析等工具调试。解决方案涵盖布线优化（等长差分线、层叠设计）、终端匹配及电源完整性设计。SI问题标志着硬件设计从功能逻辑转向物理可靠性的关键挑战，需系统性仿