Designing_With_EZ-USB_FX2LP_Slave_FIFO_Interface-Source Code_Verilog——Stream Out

最新推荐文章于 2020-07-22 23:05:24 发布

snaking616

最新推荐文章于 2020-07-22 23:05:24 发布

阅读量373

点赞数

CC 4.0 BY-SA版权

分类专栏： USB接口开发文章标签： fifo FX2LP

本文链接：https://blog.youkuaiyun.com/snaking616/article/details/82898113

USB接口开发专栏收录该内容

20 篇文章 ¥9.90 ¥99.00

订阅专栏

本文档介绍了如何利用Verilog设计FX2LP从机FIFO接口，重点是实现Stream Out功能。包含文件有：fx2lp_slaveFIFO2b_streamOUT_fpga_top.v（主要模块）、clk_wiz_v3_6.v（时钟发生器）和fx2lp_slaveFIFO2b_streamOUT_fpga_top.ucf（约束文件）。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

（1）fx2lp_slaveFIFO2b_streamOUT_fpga_top.v

module fx2lp_slaveFIFO2b_streamOUT_fpga_top(
	fdata,                                //  FIFO data lines.
        faddr,                                //  FIFO select line
        slrd,                                 //  Read control lin
        slwr,                                 //  Write control li
        sloe,                                 //  Slave Output Enable control
        flagd,                                //  EP6 full flag
        flaga,                                //  EP2 empty flag
	done,
        clk,                                   //  Interface Clock
	clk_out,
	pkt_end
);

inout [15:0]fdata;
input flaga;
input flagd;
input clk;

output [1:0]faddr;
output sloe;

了解本专栏