- 博客(14)
- 资源 (6)
- 收藏
- 关注
RSS订阅原创 Vivado打开SDK闪退问题解决方案
在SDK未关闭情况下电脑死机，想要再次从vivado中打开SDK时会出现闪退问题，使用以下3步骤可轻松解决；2.从vivado中打开SDK，在SDK里选择file->open project frome filesystem。3.在import source 中加入原工程中的.SDK目录，然后finish。1.找到SDK工程下..metadata文件并删除或该其他命名。
2025-02-14 17:32:25
167
原创 分享一个Vivado中很冷门的报错DRC INBB-1
上网去查，网上有类似的报错不是DRC INBB-1，而是DRC INBB-3，去官网论坛也没有查到相同的错误。比较纳闷，索性就按照DRC INBB-3的解决办法去试试，删除工程文件夹中的.run文件重新编译，还有重新生成IP核，新建工程都不行。排查好久，才发现是这个模块的rst信号我加了ILA了，并且加的不是对应的时钟，导致的。如图这个DRC INBB-1报错，是在生成bitstream文件过程中，出现的报错。如果有同学遇到类似问题，可以参考一下，排查一下是不是ILA信号加错了导致的。
2024-12-19 10:05:56
310
原创 如何在Vivado中转移工程中的IP
大家在开发的时候，有时会碰到想重新建一个工程的情况，但是里面的bolck design还有一些IP需要重新配置，非常费时费力，一不小心还容易出错。这里介绍几个操作可以，节省大家的时间。这时候IP就会添加进来了，不过目前还是红锁状态，这时候点击Tool → Report → Report IP Status,然后直接upgrade就可以了。在工程管理的的IP，可以把原工程中的IP文件夹直接到新工程中来，然后点击add source,把IP的。xci文件添加进去。
2024-12-19 09:53:35
508
原创 Vivado删除失效的elf文件的解决办法
我想删除这里面的路径，卧槽？竟然只有添加选项没有删除选项，当时温度就上来了。后面经群里大佬指点，说删除无效的elf在工程目录文件夹下删除就可以了。今天调试工程的时候，碰到一个问题。我把工程之前路径下的elf删了，然后综合的时候就开始报错。报错提示说，找不到这个路径的elf文件了。然后我就点开Tool→Associate Elf file...把ELF文件夹下失效的elf文件删除就可以了。
2024-12-18 09:57:07
243
原创 JESD2048B协议
基于赛灵思 FPGA 高速接口的配置，接收AD9695的接收需要配置两个IP核，具体配置IP，文章会持续修改更新，作者水平有限，有错误的地方欢迎批评指正。第一个是JESD204B(7.2)发送接收的IP核。第二个是JESD204B PHY(4.0)
2024-12-09 09:13:47
216
原创 《高速电路设计实践》读书笔记
对低速信号而言，由于传输路径上各点电平近似相同，因此，可采用集总式思维来看待传输路径，即传输路径上各点的状态相同，在分析时，可被集中成一点；（这个如果不好获取的话，可以采用估算的方法，可假设信号的上升沿时间为信号周期的7%，此时，信号的有效频率，约为信号的周期信号的7倍，例如，周期频率为100MHz的时钟信号，可估计其有效频率约为700MHz）的倒数，还取决于信号传输路径的长度。一般而言，在信号传输路径长度（即信号线的长度）小于信号有效波长的1/6时，可认为在该传输路径上，各点的电平状态近似相同。
2024-11-22 18:05:58
308
原创 运算放大器的关键指标
8.共模抑制比（Common-mode rejection ratio,CMRR）最近读你好，放大器，对运算放大器的指标进行了一下总结。4.输入失调电流（Input offset current）6.输入电压范围（Input Voltage Range）3.输入偏置电流（Input bias current）7.输出电压范围（Swing from rail）1.输入失调电压（Offsrt Voltage）9.开环电压增益（Open-loop gain）10.压摆率（Slew rate,SR）
2024-11-01 15:28:41
220
原创 CORDIC算法
CORDIC算法是1950年由Jack Volder发明， 它最开始是作为数字解决方案替代模方案应用于B-58轰炸机实时导航上， 它的功能是计算旋转角度。在那个时代用硬件实现乘法的成本是相当高的， 同时CPUs的计算能力也非常有限。CORDIC是只使用加法、减法、 移位和查找表实现的简单算法， 这种算法在FPGA中实现效率高， 在硬件算法实现中经常用到。在这些旋转运算的基础上增加一些简单控制， 我们就可以实现各种基础操作， 例如， 三角函数， 双曲函数， 对数函数， 实乘和复乘， 以及矩阵分解和因式分解。
2024-11-01 15:18:33
240
原创 Xillnx原语的学习
Xillnx FPGA中有大量的原语，一般查看说明都是在网上的文章，另外就是一些开发板的学习文档上。在这里分享一个技巧，可以方便查询Xillnx原语的使用方法和说明。首先打开Vivado,点开Tool。
2023-05-16 19:15:49
353
1
原创 HLS常用技巧
在进行优化代码的时候，在要应用指令， 选中“Directives”选项卡内的对象、右键单击并选择“Insert Directive”以打开“Directives Editor”时，会出现sources file 和directive file 两个选项。
2023-05-16 10:20:09
303
4
原创 Vitis HLS 导出IP核报错，详细解决办法
解决ERROR: [IMPL 213-28] Failed to generate IP报错的问题
2023-05-10 10:57:04
1417
2
原创 HLS读书笔记
Vivado HLS 的唯一编码限制在于含单一内存空间的处理器中常见的动态语言结构。使用Vivado HLS时，需要考量的主要动态结构是内存分配和指针。使用协同仿真时请谨记，这是处理器上执行的并行硬件仿真。此外，还需谨记协同仿真的目的并不是验证算法的功能正确性。想要正确执行HLS C代码的C synthesis，需要先添加Top function，否则则会报错，添加方法为点击Project→Project Setting。指针不能说不能用，但是也是需要谨慎使用，这个具体再研究研究。
2023-05-04 16:55:29
278
1
原创 立创EDA画布缩放改键设置
之前用AD，Cadence的时候，对界面进行操作的习惯就是按Ctrl+鼠标滑轮进行画布的放大缩小，鼠标滑轮进行上下拉动，按Shift+鼠标滑轮进行画布的左右移动。立创EDA默认的鼠标滑轮进行画布的缩放，按Ctrl+鼠标滑轮是画布的的左右移动，感觉非常不舒服，可根据下面操作，进行键位的设置，以满足不同人的习惯需求。然后在界面画布缩放的地方选择Cttrl+滚轮缩放即可。笔者使用的软件版本为立创EDA专业版v2.0.23。
2023-05-04 14:15:19
4915
2
转载 关于中断请求标志位
今天才发现我用了这么长时间的中断服务函数，竟然不知道中断请求标志位到底具体是什么意思~~~悲哀！！！ 一般就用了定时器中断服务函数，没关心中断请求标志位，今天才发现，原来定时器中断请求标志位就是定时器溢出标志位，定时器溢出时自动跳到相应中断向量处，当主机响应该定时器中断时，该标志位由硬件自动清零。所以，我虽然写了定时器中断服务函数，而没操作定时器溢出标志位，程序还能运行，是因为单片机自己把
2013-07-19 09:22:47
14028
3
空空如也
TA创建的收藏夹 TA关注的收藏夹
TA关注的人