针对主存储器的逻辑结构，如下图可以看出，它暴露给外部的接口(接线)分别是地址线、数据线、片选线、读写控制线。CPU通过这些接线实现与内存芯片的沟通。
需要明确一些概念
存储矩阵由大量的相同的位存储单元阵列够成译码驱动将来自地址总线的地址信号，翻译成对应存储单元的选通信号，该信号在读写电路的配合下完成对被选中单元的读/写操作。读写电路包读出放大器和写入电路，用来完成读/写操作读写控制线决定芯片是进行读/写操作，以及何时读/写操作片选线确定哪个存储芯片被选中，可用于容量扩充。如地址线10根，数据线是8根，则芯片容量=210*8=8K位
半导体随机存取存储器的特点对比
为了能够加深印象，我这里搞成表格，复述一遍
| 特点/ 类型 | SRAM | DRAM |
|---|---|---|
| 存储信息 | 触发器（双稳态，读出后不会改变状态） | 电容（需要充放电，读取出需要重新充电以维持状态） |
| 破坏性读出 | 非（读：查看触发器的状态；写：改变触发器的状态） | 是（读：连接电容，检测电流变化；写：给电容充/放电） |
| 需要刷新 | 不要（能保持两种稳定的状态） | 需要（电容上的电荷只能维持2ms） |
| 送行列地址 | 同时送（行地址和列地址位数不同，需要同时发送） | 分两次送(行地址和列地址位数相同，可以地址线复用，线数少一半) |
| 运行速度 | 快 | 慢 |
| 集成度 | 低（需要6个逻辑元件构成） | 高（1-3个逻辑元件构成） |
| 发热量 | 大（逻辑元件越多发热量越大） | 小 |
| 存储成本 | 高（逻辑元件越多，成本就越高） | 低 |
| 用途 | 常用作cache | 常用作主存 |
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