silent_mc的博客

1.该程序使用Verilog语言，用状态机实现任意整数分频的时钟； 2.偶数分频和奇数分频都能实现； 2.在运算中把除法和取余逻辑上比较好理解的运算符，改变成右移位和减法实现，可以大量节省FPGA资源； module div( input wire clk, input wire rst, input wire [31:0] a, //任意分频倍数 output wire clk_a ); reg clk1; reg clk2; wire [31:0] T_H; wire