shawn的FPGA圈

之前本来已编译好VCS的仿真库，可是用Verdi的时候发现verdi无法解xilinx的secureIP,会报以下原语找不到，只好重新编译vcs库，修改编译选项增加KDB支持（后面再写文章说明如何添加KDB支持），/usr/Xilinx/Vivado/2019.2/data/verilog/src/unisims/GTPE2_COMMON.v(586): *Error* view B_GTPE2_COMMON is not defined for instance B_GTPE2_COMMON_INS

注：用vcs仿真要在testbench中加入生成波形文件的语句方法1只能用dve观察波形，方法2 dve/Verdi都可以1 vivado中直接调用vcs仿真编译仿真库这里是编译xilinx的原语、IP等，编译完成之后在该目录下生成一个仿真初始化文件，VCS对应synopsys_sim.setup文件。其内部会标注vcs仿真使用的仿真库与调用的IP位置，所以生成了仿真库就不要移动了。点击Tools > Compile simulation libraries 弹出Sim.

虽然modelsim 2019.2 确实比以前快多了，也不知道有没有如它所宣传的快了10倍，但是modelsim每次添加新的信号观察都要重新跑一遍，这个还是令人不太愉快，尽快投入VCS的怀抱吧。先记录一下可用参考，然后再来填坑。首先当然是官方的教程，https://www.xilinx.com/video/hardware/simulating-with-synopsys-vcs-in-vivado.html视频不是很流畅，貌似要穿越GFW。【使用VCS+Verdi对Xilinx IP仿真】..

XILINX的 serdes GT IP真的是够复杂的，生成的例子也是复杂，而且为了适配各种情况，代码里很多冗余的东西，发送部分比较简单 ，接收部分有点繁琐，我做了点注释，这里的只做的GTP的，GTX的自己看吧。///////////////////////////////////////////////////////////////////////////////// ____ ____ // / /\/ / // /___/ \ / Vendor: Xilinx.

vivado经常时不时出现找不着ILA或者是报下在这种错误，出现这种问题的原因是ILA更新了，但是约束没有自动更新，导致找不着dbg_hub的时钟，而这种时钟名是软件生成的，每次都不一样，可以在XDC文件中注释或删除掉dbg_hub的相约束。然后implement下打开IO，再然后取消一个IO的锁定并重新勾上之后按CTRL+S保存，这时会生成新的约束，如下图，然后重新编译工程吧...

XILINX的手册上明确指出了可以用于测试目的使用GTGREFCLK(实际上量产中也有人这么用，通常是为了省差分晶振，或者是没有频率合适的差分晶振，这么用当然是有一些前提的否则量产翻车怪自己咯，FPGA就是这样，没有什么绝对可行或绝对不可行)。可是当你真的使用的时候你就发现用常规编译是没法通过的。首先在run implment 布局布线的时候就会出现Vivado_DRC: (REQP-49)错误这个时候的解决办法就是在xdc中添加下面这一行，set_property SEVERITY.

当初第一次在vivado编译modelsim库的时候随便选在了工程的cache目录下，后来觉得不好，因为工程备份啥的不方便，于是挪到公共空间中，即使重新在以下两个地方设置了新的库路径，仍然仿真不起来，报找不到库，报的路径还是原先的路径然后我删除了vivado生成的modelsim工作目录，让其重新生成，结果仍然是一样的，最终只能重新编译vivado库才能正常工作，如此看来要么是BUG，要么vivado就是这么设置的，编译库的时候会记录库的路径，更改设置只是指明路径，并不是设置

照着网上的教程在vivado中设置了modelsim的路径，工作目录，库目录，也照着教程编译了xilinx器件库,但是仿真在进行到编译环节时的时候居然就出现了错误“behav/compile.bat' script "Please check that the file has the correct 'read/write/execute' permissions"”，以前只觉得Altera的quartus好用，lattice的diamond难用，至于国产高云更是难用不说了。没想到viva

用过modelsim, CVS等仿真工具，头一回用xilinx自带的仿真工具，莫名其妙发现下面这条语句居然会出现蓝色不确定Z态。 assign gt_all_reset_done = gt0_txfsmresetdone_r2 & gt1_txfsmresetdone_r2 & gt0_rxresetdone_r3 & gt1_rxresetdone_r3;这种情况一般是没有赋初值，但是我这句里面右边的四个信号都是有值的，所以这里就让我比较意外了。...

vivado中的仿真库和模型与ISE中的是不一样的，因此在vivado中使用VCS进行仿真的方法也与ISE中不一样。VCS可以通过两种方法对XILINX的器件进行功能仿真和门级仿真，这两种方法是 Precompiled（预编译） Dynamic（动态调用）。与ISE相比有以下不同：vivado现在UNISIM库同时包含功能和时序仿真模型vivado参数xil_timing指示UNISIM模型是正常运行还是定时运行vivado包含用于对旧器件进行功能和时序仿真的重定位库Vivado仿真不需要Xi

本文首发于hifpga.comXilinx利用了Verilog LRM-IEEE Std 1364-2005中指定的最新加密方法。Hard-IP的仿真模型（例如PowerPC处理器，MGT和PCIe）利用了该技术。有关更多信息，请参考以下内容：综合和仿真指南，网址为：http://www.xilinx.com/support/documentation/dt_ise.htm SecureIP主答复记录：（Xilinx答复33275）从11.1开始，所有hardIP块都使用SecureI...

加快vivado布局布线速度的多核编译方法在tcl中执行下面的语句 set param general.maxThreads n来设置，n是你的CPU线程数。在设置之后你可以通过get_param general.maxThreads 指令来确认是否成功设置，加快vivado综合速度的多核编译方法操作方法与上面加快布局布线的方法一样。实际发现效果并不是很明显，官方论坛中提到只有在LINUX上才能发挥8核以上的效能，而且8核以上的效能提升并不明显。加快vivado仿真.

GTP生成的IP examplse Design做仿真时会发现RX根本解不出数据，然后各级检查，发现rxrestdone和rxreset是不正确的，也没有发现异常，会不会是仿真时间不够，好吧，睡个午觉起来再看，居然有了，要是仿真这么慢，那还搞个毛线！GOOGLE大法好，XILINX的问题网上资料多，但最靠谱的还是XLINX官方论坛或提AR，唯一操蛋的就是官方中文论坛那个回复效率真的是西方式的慢 得一逼！果不其然是有办法解决这个仿真慢的问题的。点进XILINX员工给出的链接，https://.