verilog
关注
分享
扫一扫
sduyyy
这个作者很懒，什么都没留下…
展开
专栏收录文章
- 默认排序
- 最新发布
- 最早发布
- 最多阅读
- 最少阅读
-
如何在Quartus II中设置Virtual pin
为了验证FPGA工程中的某个模块的功能和时序的正确性，常常需要对其单独进行验证，但是这些模块通常都与内部的众多信号相连（如系统总线，中断信号线等），往往一个模块的对外接口引脚会多达几百个，对其单独仿真的话，可能会对目标FPGA造成IO资源不足的情况。即使IO资源满足，当众多内部信转载 2011-07-13 16:19:25 · 1950 阅读 · 0 评论 -
verilog中wire与reg类型的区别
每次写verilog代码时都会考虑把一个变量是设置为wire类型还是reg类型，因此把网上找到的一些关于这方面的资料整理了一下，方便以后查找。 wire表示直通，即只要输入有变化，输出马上无条件地反映；reg表示一定要有触发，输出才会反映输入。 不指定转载 2011-07-13 16:24:21 · 2187 阅读 · 0 评论 -
Error: Can't continue timing simulation because delay annotation information for design is missing
Error: Can't continue timing simulation because delay annotation information for design is missing原因如下：CAUSE: You attempted to simulate a de转载 2011-07-13 19:00:37 · 6491 阅读 · 2 评论 -
Quartus 仿真错误
仿真时出错：Error: Can't continue timing simulation because delay annotation information for design is missing.解决的方法很简单,只需要将工程进行一次全编译即可(包括布局布线).这里原创 2011-07-25 11:22:03 · 2391 阅读 · 0 评论 -
Warning: Some pins have incomplete I/O assignments. Refer to the I/O Assignment Warnings report for
Warning: Some pins have incomplete I/O assignments. Refer to the I/O Assignment Warnings report for details. Answer: The incomplete I/原创 2011-08-03 14:08:51 · 8602 阅读 · 2 评论