Quartus 仿真错误

最新推荐文章于 2024-09-29 11:18:57 发布

sduyyy

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分类专栏： verilog 文章标签： delay

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本文解决在进行时序仿真时遇到的错误：由于设计中缺少延时注释信息，导致无法继续进行仿真。通过执行一次全编译操作，包括布局布线，可以解决该问题。若仅需进行功能仿真，则不需要全编译亦可进行。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

仿真时出错：

Error: Can't continue timing simulation because delay annotation information for design is missing.

解决的方法很简单,只需要将工程进行一次全编译即可(包括布局布线).

这里你将会发现,如果只需要进行功能仿真,没有全编译也是可以进行下去的,而时序仿真就不行了.

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