@2.verilog-模块及语言要素

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#fpga开发

本文介绍了Verilog模块的基本概念，包括模块的组成和实例化。模块实例化分为隐式和显式，其中显式实例化提供更好的可读性和调用便利性。在Verilog程序中，wire用于模拟导线，而程序由空白符、注释、标识符和关键字等元素构成。值集合包括0、1、X和Z，分别代表低电平、高电平、不确定和高阻态。此外，常量分为整数、实数和字符串类型，其中整数可被综合。

模块的基本概念

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  • 一个Verilog模块的组成
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  • 模块的实例化
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  • 隐式实例化
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    如上：
    C1隐式实例化
    C2显式实例化
    显式实例化可读性强，调用方便

构件例化四个模块在一个大的模块里边？
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在这里插入图片描述如上：wire 模拟导线，

verilog 语言要素

verilog 程序由符号流构成，符号包括：

  • 空白符-white spase
  • 注释-comments
  • 标识符-identifiers
  • 关键字-keywords
  • 空白符
    空白符包括：空格，tab，换行，换页；空白用于区分不同关键字和语法内容，在综合时空白符被忽略
  • 注释
    单行//
    多行：/* */
  • 标识符
    可以是任意一组字母，数字，符号$ _的组合，第一个字符必须是字母或者下划线；
    有一定含义，可被理解
  • 关键字
    关键字不用作为变量或节点名，关键字都是小写的

verilog 值集合与常量

  • 值集合：4种
    0：低电平，逻辑0或逻辑非
    1：高电平，逻辑1或真
    X或x：不确定或未知的逻辑状态
    z或Z：高阻态

注：x=X z=Z,不区分大小写

  • 常量的定义：程序运行种，值不能被改变的量
    主要有3种类型：
    整数：integer
    实数：real
    字符串：string
    整数型常量可被综合，实数型和字符串不可综合

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手把手教你自己动手写cpu（十）--Verilog HDL基本要素.docx
09-19
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verilog学习--2、语言要素
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Quartus命令行烧录FPGA
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c参数用于指定你使用的blaster，多个Blaster时双引号括住usb号， "USB-Blaster [USB-0]" .1.首先将quartus.exe所在目录添加进Path系统环境变量，这样子可以让你在其他路径下使用Quartus的相关命令。bpv选项则是 b(Blank-check)+p(编程)+v(校验). 生产时可只用p(编程)，即"p;-o 烧录参数，格式: 烧录选项+分号+烧录文件（jtag可以用pof和jic）.此外，jtagconfig.exe -n命令可查看blaster信息。
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