OpenRisc-59-jtag_tap模块分析

引言

“知其然，还要知其所以然”，在搭建好ORPSoC的仿真环境和调试环境之后，我们有必要对仿真和调试系统中扮演重要角色的jtag_tap模块和adv_dbg_if模块进行进一步的分析，以了解其工作机制。

本小节就来分析advanced debug system中的tap_top模块。

1，from SPI to JTAG

在分析JTAG的具体实现之前，我们先了解一下JTAGF的基本知识。

A、JTAG协议的本质与SPI协议并没有什么不同，它等于一个复杂的SS状态机+变长的MOSI和MISO数据移位操作。不过所谓的变长，都是事先约定好的。
B、JTAG协议是一个同步通讯协议，它是全双工的。它的通讯原则是“以物易物”——即你如果想得到某些东西，你必须先给与相同长度的内容；你如果只是想发送一些数据，也会自动获取相同长度的内容，至于交换的内容是否有意义，这是另外一回事了。 
C、JTAG协议无论多么复杂，实际上只有4根线起作用（有时候还有两根鸡肋的nSRST和TRST），他们分别是TMS、TCK、TDI和TDO，他们分别对应SPI协议里面的SS、SCK、MOSI和MISO。在本质上，他们并没有什么不同。即便是ARM的JTAG那么多的引脚，实际上起作用JTAG的也就这4根线而已。
D、JTAG的数据操作都是基于移位寄存器的。
E、如果JTAG协议在某个下载仿真协议中只是用来发送控制信息和少量的数据，而大量的数据传输是通过额外的其它引脚进行的，即便这个协议被称为JTAG仿真其本质也早已超过JTAG了，严格来说，不应该称之为JTAG。因为JTAG协议中就只有4根线（有时候也算上nSRST和TRST）而已。典型的如NEXUS协议。

这里面重点理解的是“以物易物”，这个概念，下面是SPI的工作机制以及one-to-one和one-to-many的组织。如下图所示：

2，jtag_tap

1>architecture

TAP（test access port）的作用是提供adv_dbg_if模块和外部JTAG cable之间的桥梁作用，负责将jtag cable传来的数据传给tap支持的所有device，并将来自device的数据shift out到tdo上。

下面是adv_debug_sys系统硬件部分的结构：

jtag_tap一共支持4个chain（相当于SPI中SPI总线上挂有4个device），其中IDCODEchain在jtag_tap模块内部，其它3个在外部，如上图所示。

2>tap fsm

IEEE 1149.1中定义了FSM，所以几乎所有的JTAG模块都会实现相同的FSM。如下所示：

说明：

整个状态机分为三个部分：信道选择部分、数据信道和指令信道。所谓的信道选择，就是图中最顶上由四个状态组成的矩形，分别对应着四个状态：
a，JTAG TAP状态机复位状态 
顾名思义，就是进入该状态，将导致整个硬件TAP控制器复位，所有的寄存器都将被初始化。在TCK的上升沿，TMS为低电平时，进入下一个状态；否则保持不变。
b，JTAG TAP的Run-Test/Idle状态 
其实就是“开工”和“休息”的选择分支点。在TCK的上升沿，TMS的高电平将导致状态切换，进入数据信道的通讯状态；否则保持不变。
c，JTAG TAP的Select-DR Scan状态 
Select DR Scan，就是当我们在该状态下，TCK的上升沿读取到了TMS的低电平将直接进入数据信道的操作子状态机；在TCK的上升沿读取到了TMS的高电平，将切换到指令信道的通讯状态。 
d，JTAG TAP的Select-IR Scan状态 
Select-IR Scan，就是当我们在该状态下，TCK的上升沿读取到了TMS的低电平将直接进入指令信道的操作状态机；在TCK的上升沿读取到了TMS的高电平，将重新回到JTAG的复位状态。 
数据信道和指令信道对应着两个子状态机，从本质上数据和指令并没有任何不同，只是习惯上，指令的长度固定为4个二进制位（AVR32的JTAG是5个），而数据则随着不同的指令选择了不同长度的指令寄存器，这个就需要具体查阅相关的协议说明了，比如JTAG IDCODE的长度固定为32位，而AVR32的复位指令却有5位。下面，只就常见的几个状态进行解释（以数据信道为例）。


a，Capture DR状态 
JTAG协议是基于移位寄存器的，其通讯具有“以物易物”的特性，在我们进入真正的数据传输之前，需要告知JTAG“准备通讯了哦？你有没有东西要给我哈？”，于是Capture DR就是一个给JTAG机会将需要传达给我们的数据放入指定的移位寄存器中的状态。 
b，Shift DR状态 
这个状态就是通过TDI和TDO进行数据传输的状态。需要说明的是，即便进入了该状态，TMS上的电平在TCK的上升沿也是会被读取的，从图中看到，一旦在TMS上读取到高电平，系统就会跳出Shift DR状态 
如果此时数据没有传输完成，造成的后果是不确定的。请大家注意，我所说的是不确定，而不是“很严重”：同样是因为移位寄存的传输特性，有时候并不要求一定要将所有的数据都完整的进行传输，比如在AVR32中，针对SAB的数据操作，往往只需要进行最关键的部分，详细地内容可以参照相关的数据手册；
但有的时候，数据的不完整传输则会导致很严重的后果，这取决于具体的JTAG通讯协议。所以，为了保险起见，一旦进入Shift DR状态，在发送最后一个数据之前，请保持TMS为低电平，当要发送最后一个数据时，应该将TMS设置为高电平，这样，当TCK跳变为上升沿时，系统既完成了最后一个数据的传输，也成功的退出了Shift DR状态。 
c，Exit1 DR状态 
该状态提供了我们一个在刚才输入的数据生效前，重新修改的机会。一般情况下，我们直接保持TMS的高电平，并在TCK的上升沿驱动TAP状态机，直接进入Update-DR状态。 
d，Update-DR状态 
顾名思义，就是使我们输入的数据生效——一般JTAG内部的动作就是触发一个锁存信号，将移位寄存器中的内容并行的读取到对应的寄存器中。Update-DR有两个出口，一个是，TMS的低电平对应Run-test/ Idle，还有一个是TMS的高电平对应的Select-DR Scan。这两个操作看似区别不大，但是意义非凡。前者往往会导致JTAG内部产生额外的时序（比如发生一个信号，表示完成了一个特定的周期操作，在AVR的JTAG下载中有此实例）；后者则表示完成了一次数据操作，将进行下一个数据的操作，但是这些操作属于同一个操作周期。当然有些情况下，这两种方法是没有区别的。

3，RTL分析

jtag_tap是advanced debug system项目的一部分，整个advanced debug system我们之前已经介绍过，如有疑问请参考。

jtag_tap模块包含两个RTL文件：tap_defines.v和tap_top.v两个文件。

在了解了JTAG的一般知识之后，我们下面就分析jtag_tap的RTL。

1>tap_defines.v

首先，其内容如下：

// Define IDCODE Value
`define IDCODE_VALUE  32'h149511c3
// 0001             version
// 0100100101010001 part number (IQ)
// 00011100001      manufacturer id (flextronics)
// 1                required by standard

// Length of the Instruction register
`define	IR_LENGTH	4

// Supported Instructions
`define EXTEST          4'b0000
`define SAMPLE_PRELOAD  4'b0001
`define IDCODE          4'b0010
`define DEBUG           4'b1000
`define MBIST           4'b1001
`define BYPASS          4'b1111

文件包含三部分内容，IDCODE，IR_LENGTH，和instruction定义。

a，一般情况下，每个jtag device对应唯一的一个IDCODE，就像人的名字一样，这个名字用来jtag chain建立的时候‘点名’用的。jtag chain初始化时，读取所有的device的IDCODE，和BSDL文件中的IDCODE比较，获得device name，显示出来。

b，IR_LENGTH是一个非常重要的变量。上面我们在介绍JTAG时，说过，JTAG是基于shift register的总线，所以这个shift register长度的重要性不言而喻。IR_LENGTH的值不是随便设置的，而是根据其对应的jtag具体实现来决定的。大多jtag tap的IR_LENGTH都是4（bit），当然也有不是4的。比如我用的ML501的板子上的4个jtag device的IR_LENGTH分别是10,8,8,12。

c，instruction就是操作jtag tap模块支持的指令，这个参数，不同的tap大不相同，具体支持什么指令，可从bsdl文件中获得。下面就是jtag_tap的bsdl文件：

-- This is a minimal BSDL file describing the particulars
-- of the OpenCores standard / native TAP.  It is designed
-- only to be used by the adv_jtag_bridge program.  This
-- file almost certainly lacks key entries and attributes
-- required by other JTAG / BSDL systems.
--
-- by Nathan Yawn (nathan.yawn@opencores.org)
-- Copyright: This file is released into the public domain.
--


entity OC_TAP is


attribute INSTRUCTION_LENGTH of OC_TAP : entity is 4;


attribute INSTRUCTION_OPCODE of OC_TAP : entity is
        "EXTEST            (0000)," &
        "SAMPLE_PRELOAD    (0001)," &
        "IDCODE            (0010)," &
        "MBIST             (1001)," &
        "DEBUG             (1000)," &
        "BYPASS            (1111),";


attribute IDCODE_REGISTER of OC_TAP : entity is
	"0001" &	-- version
	"0100100101010001" &	-- part number
	"00011100001" &	-- manufacturer (flextronics)
	"1";		-- required by 1149.1


end OC_TAP;

2>tap_top.v

这个文件是jtag_tap模块的具体逻辑实现文件。

a，接口定义

// Top module
module tap_top(
                // JTAG pads
                tms_pad_i, 
                tck_pad_i, 
                trstn_pad_i, 
                tdi_pad_i, 
                tdo_pad_o, 
                tdo_padoe_o,

                // TAP states
				test_logic_reset_o,
				run_test_idle_o,
                shift_dr_o,
                pause_dr_o, 
                update_dr_o,
                capture_dr_o,
                
                // Select signals for boundary scan or mbist
                extest_select_o, 
                sample_preload_select_o,
                mbist_select_o,
                debug_select_o,
                
                // TDO signal that is conne