Rill的专栏

引言做FPGA研发，知道一点数字电路设计的基础知识是必要的，不然的话会逐渐变成一个会HDL语言的软件工程师，这是我们都不想发生的事情，尤其是对我这样的从软件行业转行过来的人。随着综合工具及自动布局布线工具的快速发展，日益完善与成熟，FPGA工程师跟电路打交道的机会越来越少，致使我们越来越不清楚实际电路的样子了，所以这一节就说一些数字电路的内容，回忆一下数字电路的本来摸样，门电路长什么样；触发器

引言 在学FPGA之前，一定弄明白一件事情，就是，FPGA到底是什么？好吧，这一节主要说一下这个问题，当然不止这一个问题。弄明白了这个问题，下一节开始说verilog语言的问题。 1.1FPGA实现类型众所周知，FPGA不同于ASIC的最要的特性就是，FPGA是可重配置的。可重配置，就是这个芯片的功能是可重新定义的。配置什么呢，配置逻辑，什么是逻辑？逻辑由最小逻辑单元和连线

引言前面两个实验，PL是传统的FPGA开发，PS是传统的嵌入式开发。zynq7000EPP是xilinx比较高端的FPGA开发板，XC7Z020内部集成了两个cortexa9的硬核，外部有1G的DDR3，所以单纯做FPGA太浪费了。但是单纯用PS资源，就没必要用FPGA了，所以只有将两者结合使用才能体现其价值所在。即，PS+PL。添加自己的一个IP到AXI总线上，然后通过SDK编码控制

引言现在的FPGA都很强大了，不仅有丰富的LE（LC），高端的还集成了CPUcore。这样，从硬件上就能做SOC，从软件上可以做嵌入式。本节就做一个简单的实验，主要熟悉这个板子的PS资源。15.1 实验目的1》  熟悉zynq7000 EPP资源和design suite 2》 SDK编码，实现一个简单逻辑。15.2  实验环境Board ：ZYNQ7000 EPP

引言索性再破例一下，成个系列也行。 内容组织1.建立工程 2.插入及配置核 2.1运行Synthesize 2.2新建cdc文件 2.3 ILA核的配置 3. Implement and generate programming file 4.利用Analyzer观察信号波形 4.1连接器件 4.2下载配置fpga 4.3载入信号端口名 4.

引言之前用的都是alter的东西，xilinx的没实际做过，但大同小异，下面就以一个简单的例子来熟悉一下这个板子吧。15.1 实验目的1》  熟悉zynq7000 EPP资源和design suite。15.2 实验环境Board ：ZYNQ7000 EPPDevice：XC7Z020CLG484ACX1221Design suite：14.1 （I

IMPACT软件使用 一般情况下，我是反感写这些内容的，找个UG看一下，然后练习一下，就会了，参考价值不大，这次破例，纯属冲动。5.4.1 iMPACT综述与基本操作1. iMPACT简介 iMPACT支持4种下载模式：边界扫描，从串模式、SelectMap模式以及Desktop配置模式。从串模式是一种常用配置电路，可用USB口或并口完成配置。SelectMap模式是一

引言验证方法学手册即为《Verification Methodology Manual》的直译。　　VMM是大规模集成电路(IC)设计验证领域的一种高级验证方法学。　　VMM验证方法学主要由ARM和synopsys公司的设计验证领域的专家共同设计，用于开发先进的验证环境。　　VMM验证方法学的语言基础是systemverilog语言。它所有的方法学基础都是来自于systemveri

引言 大唐，就是咱中国。2012年伦敦奥运会结束了！刚看到一篇新闻，中国奥运代表团凯旋。从中国人第一次参加奥运会，到成为奥运夺金大国，过去了近30年！在FPGA行业，中国什么时候才能突破美国的垄断和封锁，成为FPGA大国呢？30年？11.1 中国芯做FPGA的，用到的工具是前所未有的多！可有几个是正版的呢，这不是重点，重点是，有几个是中国的软件呢？不积跬步，无以至千里。

引言DFT是Design For Tesability（可测试性设计）的简称。是设计人员在进行系统和电路设计的同时，考虑测试的需求，通过在芯片中增加一些测试电路从而简化测试过程。是一种为达到故障检测目的所进行的辅助性设计方法，使制作完成后的芯片能达到“可控制性”和“可测试性”两个目的。目前较流行的DFT设计方法包括内部扫描通路测试（Scan）、内建自测试（BIST）和边界扫描测试（BSD）

引言FPGA最初阶段的学习可以分为两部分。一是HDL的语法，二是相关工具的使用。这第一部分，就是verilog HDL或者VHDL，国内用verilog的占得比例多一些。对于第二部分，这要看具体的FPGA开发过程，一般过程如下：3.1 FPGA开发flow1》进行需求分析，算法设计，模块划分，形成文档，用的matlab，vesio或者ppt比较多。（分析设计）2》用UE或者

引言基于扫描路径法的可测性设计技术是可测性设计(DFT)技术的一个重要的方法，这种方法能够从芯片外部设定电路中各个触发器的状态，并通过简单的扫描链的设计，扫描观测触发器是否工作在正常状态，以此来检测电路的正确性。但随着数字电路朝着超大规模的方向发展，设计电路中使用的触发器的数目也日趋庞大，怎样采用合适的可测性设计策略，检测到更多的触发器，成为基于扫描路径法的一个关键问题。本文采用基于扫描路

引言       随着ASIC电路结构和功能的日趋复杂，与其相关的测试问题也日益突出。在芯片测试方法和测试向量生成的研究过程中,如何降低芯片的测试成本已经成为非常重要的问题。DFT(可测性设计)通过在芯片原始设计中插入各种用于提高芯片可测性的逻辑，从而使芯片变得容易测试，大大降低了芯片的测试成本。目前比较成熟的可测性设计主要有扫描设计、边界扫描设计、BIST（Built In Self Tes

引言　　随着便携式设备和无线通讯系统在现实生活中越来越广泛的使用，可测性设计(DFT)的功耗问题引起了VLSI设计者越来越多的关注。因为在测试模式下电路的功耗要远远高于正常模式，必将带来如电池寿命、芯片封装、可靠性等一系列问题。随着集成电路的发展，内建自测试(BIST)因为具备了诸多优越性能(如降低测试对自动测试设备在性能和成本上的要求、可以进行At—speed测试及有助于保IP核的知识产权等

摘要：在数字电路的设计中，时序设计是一个系统性能的主要标志，在高层次设计方法中，对时序控制的抽象度也相应提高，因此在设计中较难把握，但在理解RTL电路时序模型的基础上，采用合理的设计方法在设计复杂数字系统是行之有效的，通过许多设计实例证明采用这种方式可以使电路的后仿真通过率大大提高，并且系统的工作频率可以达到一个较高水平。关键词：FPGA 数字电路 时序 时延路径 建立时间 保持时间

引言IEEE 1149.1边界扫描测试标准(通常称为JTAG、1149.1或"dot 1")是一种用来进行复杂IC与电路板上的特性测试的工业标准方法，大多数复杂电子系统都以这种或那种方式用到了IEEE1149.1(JTAG)标准。为了更好地理解这种方法，本文将探讨在不同年代的系统开发与设计中是如何使用JTAG的，通过借助过去有关JTAG接入的经验或投入，推动设计向新一代发展。大

引言工欲善其事，必先利其器。最近用verilog在FPGA上做一个简易的计算器，整个工程由6个模块组成，之前写的代码都是很小的，模块也很少，一般就一两个，没感觉出别扭。但是模块多了就发现，模块之间的关系就比较复杂，例化一个module时，要反复查看模块的接口，这要反复打开关闭对应的文件，比较麻烦。我之前是做嵌入式软件的，深知一个好的代码编辑工具的重要，其中source Insight是其中的佼

引言我们在进行RTL仿真时，有时候会遇到HDL工程和C语言工程需要进行数据通信时，使用$readmem()等系统任务会方便很多，但是有时候，实现较复杂功能时，$readmem（）就会稍显不足。这时，就需要我们编写特殊的系统任务，来实现。HDL语言提供的PLI，VPI正是为了解决这个问题而设计的，本小节，我们就熟悉一下VPI。1，VPI简介Verilog过程接口（Verilog Procedural