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redsleep
这个作者很懒，什么都没留下…
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（二）verilog uart tx 串口发送一个字节数据
`timescale 1ns / 1ps ////////////////////////////////////////////////////////////////////////////////// // Company: // Engineer: // // Create Date: 18:57:31 06/18/2019 // Design Name: // Modul...原创 2019-06-19 11:42:51 · 1725 阅读 · 0 评论 -
（三）verilog uart 串口约束文件编写
NET "clk" LOC = T8 | TNM_NET = sys_clk_pin; //设置时钟引脚 TIMESPEC TS_sys_clk_pin = PERIOD sys_clk_pin 50000 kHz;//设置设置时钟引脚参数 NET rst_n LOC = L3 | IOSTANDARD = "LVCMOS33";//设置复位引脚参数 及电平 NET uart_rx LO...原创 2019-06-19 12:01:39 · 1267 阅读 · 0 评论 -
FPGA 喇叭不同音节控制
https://www.fpga4fun.com/MusicBox.html FPGA一个引脚控制喇叭发声 25MHz 项目一、发出一个单音 哔哔 module music(clk, speaker); input clk; output speaker; // 16位计数 reg [15:0] counter; always @(posedge clk) counter <= co...原创 2019-06-25 14:50:24 · 1191 阅读 · 0 评论 -
FPGA 黑金XC6SLX9 08.spi_flash源码分析 spi flash数据的读取擦除写入实验（1）
Spi flash 数码管显示flash两位数 按键可实现数据写入 流程图 ////////////////////////////////////////////////////////////////////////////////// // ...原创 2019-06-26 11:16:03 · 2081 阅读 · 2 评论 -
(一) verilog uart 串口接受数据分析 黑金 FPGA xc6slx9
`timescale 1ns / 1ps ////////////////////////////////////////////////////////////////////////////////// // Company: // Engineer: // // Create Date: 16:20:26 06/18/2019 // Design Name: // Modul...原创 2019-06-18 17:35:10 · 1661 阅读 · 3 评论