3、集成电路失效分析与纳米电子技术的挑战与机遇

集成电路失效分析与纳米电子技术的挑战与机遇

1. 引言

随着CMOS技术不断向十纳米栅极迈进，量子和分子器件等新一代“纳米电子”设备也有望逐步投入生产。这一发展趋势给集成电路失效分析（FA）带来了诸多挑战。当前的FA工具和技术存在分辨率和精度限制，随着IC技术的发展，这些限制可能导致工具变得低效甚至无法使用。因此，有必要对比仪器限制与未来IC技术趋势，以识别主要的能力差距，并推动改进和创新。

2. CMOS技术路线图总结

国际半导体技术路线图（ITRS）对2016年前的CMOS需求进行了预测，从中可以看出一些明显的趋势：
- 尺寸缩放 ：物理栅极长度、中间布线间距、栅极电介质厚度和最小临界缺陷尺寸持续下降。
- 电气性能 ：时钟频率和静态功率显著增加，亚阈值泄漏尤其明显，而工作电压略有下降。
- 复杂度 ：随着晶体管数量和布线长度的增加，总导体面积增大，为缺陷提供了更多“机会”；同时，导体间距缩小，最小临界缺陷面积减小。这导致FA复杂度呈快速非线性增长。

此外，预计工艺材料、封装和器件结构也会发生定性变化。例如，低k层间电介质在铜冶金确立后仅两年就出现，可能预示着更频繁的更替。同时，预计到2007年左右会出现某种形式的双栅（DG）晶体管，如鳍式场效应晶体管（fin - FET）。另外，“非可视”缺陷预计会增加，这些缺陷可能由寄生电阻或电容引起，表现为化学污染物或薄膜，传统的电子束或扫描探针显微镜难以检测到。

尽管ITRS预测了CMOS技术的显著进步和挑战，但该技术面临着一些基本限制，如载流子的量