用Cadence Virtuoso IC617结合gm/id方法设计运放（五管OTA加共源极）

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分类专栏： Cadence Virtuoso IC617 文章标签： 硬件工程
于 2023-08-12 15:51:20 首次发布
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版权
本文详细介绍了在180nm晶体管设计中，从原理描述到实际电路搭建，包括计算nmos和pmos的宽度、电路仿真验证共模范围、共模增益、差模增益、-3db带宽以及功耗和压摆率的过程。作者强调了参数选择的规则并分享了仿真技巧。

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文章目录

文章参考：
http://t.csdn.cn/7SfzC
http://t.csdn.cn/EFwhk
http://t.csdn.cn/ujpfD

注：
1.选取最小栅长180nm的两倍作为晶体管栅长，定以下尺寸。晶体管栅长的最小步进是10nm，也就是说，只能是180nm，190nm这样取值，而不能取185nm，会导致W/L的实际取值和计算稍微有点偏差。
2.主要熟悉设计和仿真流程，怎么修改参数到达要求，还没弄太明白，后续慢慢学习

前言

设计目标
在这里插入图片描述

一、设计步骤

1.原理描述

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2.设计过程（过程不唯一）

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3.搭电路

计算nmos,pmos 中的w

确定NMOS M0，M1宽，选L=0.54um=540nm，打开之前NMOS中gmid-id/w的图，找到L=0.54um=540nm下，gmid-id/w的所对应的曲线，算出W

W=I/ id/w W=I/ id/w = 50ua / 10.7177 = 4.67

在这里插入图片描述
同理算出PMOS中的宽。
在这里插入图片描述
PMOS L=540nm时id/w=1.8923A，W=W=I/ id/w =50uA/1.8923=26.42
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总电路图

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创建symbol
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基本电路

4 仿真

对设计5点要求进行验证

1输入共模范围

电路图
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仿真设置
设置变量，dc仿真
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对输入管进行共模仿真 打开计算器，os ---- 点击输入管，-------选中resign-----
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在这里插入图片描述
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共模范围 550.0mv—1.8v 不满足
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2.共模增益

电路图
在输入共模电平添加一个小信号，设置小信号幅值为1，那么输出的Vout就是共模放大倍数
设置好先运行一下，不然后续步骤不能运行
在这里插入图片描述
在这里插入图片描述

仿真
在这里插入图片描述
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点击输出
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3.差模增益

一个小信号变化叠加在两输入之间，对于放大器而言就是输入了一个差模信号，现设置差模信号幅值为1，那么输出的Vout就是差模放大倍数

电路图：添加 vsin ，频率为1M，AC magnitude为1V
在这里插入图片描述

电路图
在这里插入图片描述

仿真
在这里插入图片描述

增益37.8794db , -3db带宽233.507Khz,
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观察相位裕度
  稳定性仿真可以直接看相位裕度，而交流仿真可以看其某一点相位，从而计算出相位裕度 PM = 180 ° + 相位

打开计算器—vf ----点击原理图vout ---- all ----PhaseMargin
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在这里插入图片描述

观察差模增益和相位裕度也可用 main form

去掉dc，不然后面跳不出来曲线
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在这里插入图片描述

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仿真结果
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4.-3db带宽

用计算器查看-3db带宽
选中幅频曲线----右键-----send to----caculat------bandwith—ok
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809.9khz,数值不一样，原因不懂
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5.功耗

pwr=总电流×VDD=100u*1.8

在这里插入图片描述

点击vdc
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6.压摆率

压摆率 是看的瞬态的斜率 放出瞬态来自己算

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