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RSS订阅原创 单端口振荡器
考虑一电流冲激激励的简单振荡回路，其响应为一衰减的振荡。因为每个振荡周期里,在电容和电感之间互换的一部分能量在电阻中以热的形式损失了。注意：如果输入电压（M1的栅极）增加-->M1的源级增加-->Vgs2减小（Vb不变）-->M2的漏极电流变小，流出电流增加。假设有一电阻等于一R,与R并联重复电流冲激激励。反馈可以让输入和输出电阻乘以（1+T），只要环路增益T是负的且足够大（正反馈），则可以实现负阻。因此可以利用负阻实现图15.34的电路（需要满足Rp-2/gm。负跨导振荡器：负电阻和有损耗的振荡器并联。
2025-02-12 11:20:03
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原创 科尔皮兹振荡器
对电压增益要求至少为4，是科尔皮兹振荡器的一个缺点，因为电感的Q值往往很小，进而导致Rp很小，即很难把增益做到4。因此交叉耦合比科尔皮兹振荡器更广泛。从MOS的源极到漏极的相移位0（可以从源极进行输入，如图15.29b）因此图15.29的总相移为360°（谐振频率时）如果分母为0，则可以让闭合增益趋于无穷大，，这个增益在任何频率下都不能到无穷大。在C1/C2=1时取得最小值，即4。因此此电路无法振荡。
2025-02-11 19:09:54
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原创 不同MOS的区别和工艺角
ffg ssg ttg是指工艺角（process corner），ff指fast NMos&fast PMos，ss指slow NMos&slow PMos，tt是typical NMos&typical PMos，一般我们在后端综合的时候，需要设置几个corner case（一般是best case 和 worst case）来进行约束和分析，还有PVT（process voltage temperature）参数。
2025-02-11 16:34:45
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原创 virtuos的Label技巧
1、VDD+选中“expand bus name”-->可以连续放8个VDD。2、先按空格（鼠标已经变了），然后点器件-->器件对应线的名字就是器件端口名字。
2025-02-11 08:00:00
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原创 交叉耦合振荡器
关于锁定问题：由于低频增益很小（低频时候认为输出节点直接连到电源了），不会发生锁定。直观上，当频率处于谐振频率时，X和Y上的电压会更大，因为低频和高频都会发生短路。修改成差分形式，可以减小对电源电压的敏感性（依然存在一定敏感性！两级的开环增益可以认为是第一级的开环增益*第二级的开环增益。频率相移动：90°到-90°，在谐振频率工作时，为0°。LC振荡器存在一个缺点：X和Y的电压受电源影响很大。关于X和Y的波形：是差分形式。
2025-02-10 19:59:42
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原创 LC振荡器的基本概念
对于15.19a的LC并联电路，当频率为时，发生谐振，导致电感和电容的阻抗大小相等方向相反，即LC并联电路对外表现无穷大的阻抗（Q趋于无穷大）。实际电路更接近图15.19，整体阻抗：可见阻抗在存在最大值（在处），电路具有有限的Q值。
2025-02-08 16:04:08
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原创 virtuoso的注意事项
初次加载虚拟机之前，VMware会弹出“检测到该虚拟机经过移动”，一定要选择“我移动了该虚拟机”，而非“我复制了该虚拟机”，否则，在后续使用时会出现验证工具calibre的license失效问题。
2025-02-08 15:04:36
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原创 环形振荡器
频率相移：最大90°频率相移(在频率无穷大处)，因为环路只含有一个极点；直流相移：180°的直流相移，因为共源电路的信号从栅极到漏极有一个反相；总相移：最大270°总相移；因此环路就无法维持振荡。
2025-02-08 07:00:00
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原创 振荡电路概述
的信号，先穿过加法器（无任何影响），然后经过H(S)的放大，同时产生180°的频率相移动，最后这个信号以反馈信号的身份回到加法器，并与输入信号相减（180°的直流相移）。2、总相移=360°，即180°的频率相移和180°的直流相移；360°的频率相移；不难发现反馈网路在f0处，幅值最大，说明这个网络筛选的频率为f0的信号。如果H(s)<1，Vx不会发散，Vx的值比V0稍微大。如果H(s)>1，Vx会发散，即起振！与H(s)形式类似，起振要求电路满足。1、振幅条件：|AF|>1。1、拉扎维的模拟IC。
2025-02-07 10:45:57
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原创 PRBS码（VerilogA）
关键词：while, for, repeat, forever Verilog 循环语句有 4 种类型，分别是 while，for，repeat，和 forever 循环。循环语句只能在 always 或 initial 块中使用，但可以包含延迟表达式。while 循环 while 循环语法格式如下： while (condition) begin …end while 循环中止条件为 condition 为假。Verilog-A 语言简单入门教程 – Analog-Life。
2025-02-06 20:05:07
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verilog A参考手册
2025-02-02
低功耗CMOS电路设计Low power CMOS Circuits technology Logic Design and CAD Tools.pdf
2025-02-03
基于运算放大器和模拟集成电路的电路设计 刘树裳（书+答案） Design with Operational Amplifiers and Analog Integrated Circuits
2025-02-03
EE315: VLSI Data Conversion Circuits
2025-02-03
Modelism编译过了，但点run all之后一点反应都没有
2023-05-13
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