fpga笔记

基本常识

综合器：将verilog代码转换成网表的工具。比如quartus，ise，vivado等。

模块结构:  模块是verilog的基本描述单位，、

信号类型  线网类型 wire

          寄存器类  

程序语句

assign语句 连续赋值语句，将一个变量的值不间断的赋值给另一个变量。习惯上当作连线用 。

功能：持续赋值、连线、对wire变量赋值。

多条assign语句之间相互独立

always语句

always语句是条件循环语句，基本格式：

always @（敏感事件，相当于条件语句）begin

  程序语句

end

敏感事件的一些表述：

上升沿触发：posedge clk

下降沿触发：negedge rest_n

数字表示方式：

位宽 基数 数值

位宽：通俗理解就是几根线，4‘b1001的位宽就是4，’b10001的位宽就是5

基数：表示数值是多少进制。

数值：一串ASCLL码。根据位宽，数值会自动进行高位补零。例如。4‘b1就等同于4’b0001

不定态

在数值中可以看到会出现x字符的表示，X态就称为不定态，用于判断条件，表示电平的高低都可以，就是说明，数值里的这个位置是0或是1都可以。

高阻态

设计者不驱动这个信号，Z态，