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RSS订阅原创 任意小数分频电路
假设输出clk_out是输入clk_in的N分频。首先要将分频系数N化为分数形式，比如4.75→3.4，6.3，以6.3分频为例，这意味着每经过63个时钟周期，就要输出10个新时钟周期以实现时钟分频。
2023-08-28 21:43:55
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原创 建立时间与保持时间，建立冗余量与保持冗余量
1、建立保持余量公式总结：建立余量公式setup slack= 数据锁存时间 - 数据抵达时间数据抵达数据 data arrival time = 启动沿 + tclk1 +tco +tdata数据获取时间 data required time = 锁存沿 + tclk2 -tsu=理想的建立关系 + tclk2-tsu
2023-08-24 20:39:08
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原创 FPGA亚稳态问题
亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。在这个不确定的状态中，信号是无法预测的(这段时间称为决断时间（resolution time）)，在这个期间，触发器可能输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去，也就是串扰（好像是这个词），导致出现严重错误。那么在FPGA系统中，是如何造成这种情况的？有两种情况：1.如果数据传输中不满足触发器的Tsu(建立时间)和Th(保持时间)不满足；
2023-08-23 22:50:14
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原创 FPGA毛刺问题
信号由于经由不同路径传输达到某一汇合点的时间有先有后的现象，就称之为竞争，英文名Race;由于竞争现象所引起的电路输出发生瞬间错误的现象，就称之为冒险，英文名Hazard或者Risk。有竞争不一定有冒险，但出现了冒险就一定存在竞争。发生冒险时往往会出现一些不正确的尖峰信号，这些尖峰信号就是“毛刺”。
2023-08-17 17:22:25
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空空如也
空空如也
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