【layout理解篇之：寄生电容/寄生电阻】

寄生电容 & 寄生电阻（Parasitic C / R）

寄生电容（Parasitic Capacitance）与寄生电阻（Parasitic Resistance）是
版图设计中最核心的影响电路性能的寄生效应。

它们直接影响：

• 信号延迟（delay）
• RC time constant
• 上升下降时间
• 噪声耦合
• 功耗
• 模拟电路的增益/带宽/稳定性

下面分两大部分展开。

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4.1 寄生电容（Parasitic Capacitance）

寄生电容通常来自三种主要来源：

（1）金属—硅衬底电容（Metal–Substrate C）

金属线下面是硅衬底（或 nwell/pwell）。
金属面积越大、越靠近硅 → 电容越大。

（2）金属—金属（间隙方向）C

Metal 间的左右平行耦合电容。
间距越小，耦合越大。

（3）金属—金属（上下方向）C

不同 metal 层之间的耦合电容。
层间介质越薄、面积越大 → 电容越大。

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✔ 如何减少寄生电容？

方法 1：减少导线长度

导线越短，和衬底之间的面积越小，耦合就越小。

适用：数字信号高频路径、模拟敏感节点。

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方法 2：提高金属层次

不同金属层到衬底的距离：

• M1/M2 距离硅最近 → 电容最大
• 越往上层（M6、M7、M8…）→ 距离远 → 电容显著变小

因此高频或关键路径多走高层金属，可以有效降低寄生 C。

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方法 3：减少金属重叠

两个金属线若上下重叠，会产生较大的 上下方向 C。
避免对准、错开布线，可减少耦合。

例子：

• analog routing 避免关键信号正上方有其他 metal
• clock tree 避免被上层线覆盖

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4.2 寄生电阻（Parasitic Resistance）

金属电阻由：
R = ρ · L / A
= (方块电阻 Rsheet) × (长度 / 宽度)
高 RC 值会导致：

• 信号上升下降慢
• 时序变差
• IR-drop
• 电流路径电压下降
• 模拟电路带宽下降

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✔ 如何减少寄生电阻？

方法 1：加大金属宽度（W↑）

金属越宽，截面积越大 → 电阻下降。

常用于：

• 电源线（VDD/VSS）
• 时钟树（clock）
• 模拟大电流路径

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方法 2：使用高 Metal 层（金属厚度更大）

工艺结构中越高层金属越厚：

• M1/M2：薄
• M6/M7：厚
• M8/M9：power metal，最厚

因此高电流路径要走高 metal。

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方法 3：多根并联布线（并联等效降低电阻）

如果 W=20，但工艺限制单根不能太宽，可以：

• 画两根 W=10 的 metal 并联
• 或 3–4 根一起

等效图：
R_total = R1 || R2 || R3
非常适合：

• LDO 输出
• 大电流 analog path
• 电源回路（GND return path）

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4.3 寄生电容与寄生电阻的工程影响（扩展）

（1）RC 延迟变大 → 时序失败

delay ≈ R×C
越大的 RC → 越慢的信号。

（2）模拟电路带宽下降

带宽 ∝ 1/(RC)
导致放大器、滤波器性能下降。

（3）高频信号严重变形（slew rate 下降）

（4）噪声耦合

大寄生 C 会把干扰从 aggressor 传到 victim。

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4.4 面试总结（背诵版）

寄生电容来自金属间、金属对衬底、电线长度与重叠面积。
减少方法：缩短导线、提高金属层、避免重叠。

寄生电阻来自金属长度和宽度。
减少方法：加宽金属、使用高层金属、多根并联。

核心影响：RC 延迟、信号畸变、噪声耦合、电源压降。