HDLBits上一些有价值的题目

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已于 2022-04-08 14:37:50 修改

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文章标签： fpga开发

于 2022-04-04 11:12:34 首次发布

本文链接：https://blog.youkuaiyun.com/qq_43562385/article/details/123781600

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本文探讨了Verilog中状态机的设计，包括一个带有两个状态的摩尔型状态机，涉及同步和异步复位的问题。代码示例中展示了错误的实现方式，强调了状态机设计时序——逻辑——连线的重要性。同时，文章提供了相关资源链接以供进一步学习。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

Problem 117 3.2.4.3 Conway's Game of Life 16x16（Conwaylife）

进入一个漫长的状态机栏目，我们将讨论多道学习状态机的题目。

图中是一个有两个状态的摩尔型状态机。有一个输入信号与一个输出信号。本题中需要实现图中的状态机，注意复位后状态为 B，复位采用异步复位。

//T125

3.2.5.8 Simple FSM 3 （synchronous reset）（Fsm3s）

Fsm3s - HDLBits (01xz.net)https://hdlbits.01xz.net/wiki/Fsm3s

仿真波形中一直有一处因为时序不能匹配：

下面是错误的代码

    always@(*)begin
        if(reset)
            state <= 2'b00;
        else
            state <= next_state;
    end

    always@(posedge clk)begin
            if(in)
                case(state)
                    2'b00: next_state <= 2'b01;
                    2'b01: next_state <= 2'b01;
                    2'b10: next_state <= 2'b11;
                    2'b11: next_state <= 2'b01;
                endcase
            else
                case(state)
                    2'b00: next_state <= 2'b00;
                    2'b01: next_state <= 2'b10;
                    2'b10: next_state <= 2'b00;
                    2'b11: next_state <= 2'b10;
                endcase
    end

    assign out = state[1] & state[0];

务必牢记！！！！状态机是：时序——逻辑——连线。同步和异步都可以是是三个always块