Quartus Prime 使用Signal Tap在线调试防止信号被优化

一般在做前仿真（即功能仿真）时，不会考虑信号被优化的问题。最近在利用SignalTap II观察信号时遇到某些模块内部的信号被优化掉的情况。
在Verilog描述的程序中，通常包括两种类型的信号，即wire型，和reg型。对于不同类型的信号，需要使用不同的综合属性。

（1）对于wire型信号，使用/* synthesis keep=“1” */综合属性，例如：

wire[7:0] data_in/* synthesis keep="1" */;

如果上述成功，可以使用

(* keep *) wire[7:0] data_in;

（2）对于reg型信号，使用/* synthesis