FPGA设计之IO时序约束（一）

Arist9612

于 2020-04-03 22:47:03 发布

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分类专栏：时钟与时序

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本文详细介绍了FPGA设计中IO时序约束的重要性，特别是针对时钟与数据方向相同的向外和向内传输情况。通过分析建立时间和保持时间，阐述了最大传输延时和最小传输延时的计算方法，帮助理解如何确保高速通信的正确性。

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本文是近期学习FPGA时序约束中IO约束总结的笔记，不足之处欢迎大家指出。
首先，为什么要进行IO约束？
答：高速系统中FPGA时序约束不止包括内部时钟约束，还应包括完整的IO时序约束和时序例外约束才能实现PCB板级的时序收敛。因此，FPGA时序约束中IO口时序约束也是一个重点。只有约束正确才能在高速情况下保证FPGA和外部器件通信正确。

在开始本文的叙述之前，对文章中用到的信号名称做一个解释：

信号名称	含义
C0	时钟源
C1	发射端时钟
C2	锁存端时钟
int	信号走线位于FPGA内部
ext	信号走线位于FPGA外部
PCB	PCB走线
D	寄存器数据输入端
Q	寄存器数据输出端