（一）数据后端之逻辑综合

Logic Synthesis

目的:

在满足约束（时序、面积、功耗等约束）的前提下，把design从RTL映射到门级网表(netlist)

需要满足setup timing检查，不需要理会hold timing检查。

工具：

Synopsys Design Compiler(DC)

Cadence Genus Synthesis

Input文件：

1，RTL文件.v

2，SDC约束文件

3，library ***.db（逻辑综合需要基于特定的综合库，不同的库中，门电路基本标准单元（standard cell）的面积，时序参数是不一样的。所以，选用的综合库不一样，综合出来的电路在时序，面积上是有差异的。）

Output文件：

1，Mapped.v

2，Mapped.ddc

ddc为二进制文件，包含时序约束，还包含基本的布局物理信息。

先做一次综合，然后让后端布一个初步的物理信息，然后再做综合，吐出