序列发生器

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已于 2024-02-18 12:43:36 修改

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分类专栏： SoC/ASIC设计原理 # verilog 文章标签： fpga开发硬件架构算法

于 2024-02-18 12:41:11 首次发布

本文链接：https://blog.youkuaiyun.com/qq_43053845/article/details/136149719

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本文介绍了一种使用6比特移位寄存器（barrelshifter）和循环逻辑设计的简单序列生成器，通过clk和rst_n控制，移位寄存器在每次时钟周期内循环左移并输出最高位，用于生成特定的比特流序列。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

请添加图片描述

一开始想直接FSM，划分出6状态依次输出对应的。
但其实只要6比特的移位寄存器，每次输出高位。复位后的默认值时6’b001_011。这样就可以实现循环，这种移位寄存器也叫barrel_shifter。循环移位。
也可以使用循环计数器，然后case计数器输出对应的比特流。本质和FSM一样。
所以循环左移和循环寄存器主要体现思想是循环，然后循环到哪个阶段输出哪个比特。

`timescale 1ns/1ns

module sequence_generator(
	input clk,
	input rst_n,
	output reg data
	);

reg [5:0] seq_dat;

always @(posedge clk or negedge rst_n)
begin 
	if(!rst_n) begin 
		seq_dat	<=	6'b001_011;
	end else begin 
		seq_dat <= {seq_dat[4:0],seq_dat[5]};
	end 
end 

always @(posedge clk or negedge rst_n) 
begin 
	if(!rst_n) begin 
		data <= 1'b0;
	end else begin 
		data <= seq_dat[5];
	end 
end 
	
endmodule