【IC设计】数字IC/FPGA秋招手撕代码总结

秋季招聘必备：IC设计中的FIFO、分频、边沿检测与锁存器状态机详解
原创 已于 2024-05-19 19:03:46 修改 · 715 阅读 · 8 ·
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#fpga开发 #一生一芯 #ic设计 #verilog #数字ic设计

于 2024-05-19 18:55:37 首次发布

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总结下秋招需要学习的手撕代码题，还有很多不足之处陆续补充！

FIFO

【IC设计】同步FIFO设计（Verilog源码、参数化设计、面试必备）

分频

【IC设计】任意倍数占空比为50%的奇数分频和偶数分频（Verilog源码、仿真波形、讲解）

边沿检测

【IC设计】边沿检测电路（上升沿、下降沿、双沿，附带源代码和仿真波形）

锁存器

【IC设计】简要介绍锁存器原理与Verilog实践

状态机

【IC设计】牛客网-序列检测习题总结

FPGA/数字IC手撕代码 – 选择器电路设计与编程
ByteWhisper的博客
09-12 196
总结而言，本文介绍了如何设计和编程一个2选1选择器电路，使用Verilog HDL编写了相应的源代码，并提供了一个简单的测试台来验证其功能。通过学习和实践，您可以进一步探索和设计更复杂的选择器电路，以满足特定的应用需求。对于2选1选择器电路，您可以通过将不同的输入信号A和B赋予不同的逻辑电平（0或1），并通过选择信号S来控制输出信号Y的选择。要测试选择器电路的功能，您可以编写一个简单的测试台来提供各种输入组合，并验证输出是否符合预期。的模块，它具有两个输入信号A和B，一个选择信号S以及一个输出信号Y。
数字IC/FPGA 秋招知识点不全面整理
w0shishabi的博客
02-18 7576
数字IC/FPGA 秋招知识点不全面整理
【FPGA】手撕BOOTH算法：从数学原理到代码实现
Rickymezzz的博客
06-08 414
老规矩，转b站 【【FPGA】手撕BOOTH算法：从数学原理到代码实现
FPGA手撕代码——异步FIFO
qq_40057229的博客
09-12 1025
异步FIFO只的是，将数据用一个时钟写入缓存区，再用另一个时钟，从同一个缓存区里读出，实现信号安全可靠的从一个时钟域到另一个时钟域。FIFO实现的方法有很多种，本文主要参考《Simulation and Synthesis Techniques for AsynchronousFIFO Design Clifford E. Cummings, Sunburst Design, Inc》进行设计、回顾、巩固异步fifo由于时钟域的不同，计数器需要用到格雷码。
IC/FPGA手撕代码系列（一）：轮询仲裁器、异步握手信号处理、序列检测、格雷码转换
yueqiu693的博客
06-02 2831
IC手撕代码
【数字IC/FPGA】手撕代码：模3检测器(判断输入序列能否被3整除)
最新发布
孤独的单刀
04-01 1万+
【数字IC/FPGA】手撕代码：模3检测器(判断输入序列能否被3整除)
FPGA秋招面试手撕代码20+
ubuntu_0的博客
07-25 3844
FPGA秋招面试代码手撕集
数字IC秋招手撕代码（九）可参数化的多端口寄存器堆设计
sz_woshishazi的博客
09-22 1148
用verilog设计一个可参数化的寄存器堆，同一时刻输入的写地址互不相同，但读地址可以相同，所有端口都能连续响应读写请求。
数字IC秋招手撕代码（五）脉冲检测
sz_woshishazi的博客
03-01 2157
用Verilog实现快时钟域到慢时钟域的脉冲检测电路
IC手撕代码--数字电子时钟设计
lgk1996的博客
08-26 796
最近秋招遇到了好几次这个的笔试题，其实还是比较简单的。关键还是计数器的写法，所以做下总结，之后不论是秋招还是实习面试笔试，尽量可以把这个送分题拿到。
32位ARM的ALU设计（基于FPGA）
11-09
本资源是用Verilog语言书写的32位ARM的ALU设计，FPGA实现。
关于RSA加解密
08-21
搞利用证书加解密的童鞋们，如果没思路的话，可以参考下，iphone的证书加解密、签名验签，本人已做的差不多了，需要相关代码的，可以留言。共同学习进步。
数字IC秋招手撕代码（二）50%占空比的三分频
sz_woshishazi的博客
02-21 6257
数字IC前端笔试（二）50%占空比的三倍频题目设计思路代码 题目 用verilog实现三分频电路，要求输出50%占空比 设计思路 如果不限制占空比50%的话，那么用counter做3进制计数，每次counter=1拉高，counter=2拉低即可，但是这样的占空比是1/3。 如果要做50占空比的三倍频，则需要一个上升沿的六倍频和一个下降沿的六倍频异或得到。 类似的奇分频都可以这样实现。 代码 module Dive_three( input clk, input rstn, output div
数字IC/FPGA/原型验证---手撕代码
weixin_40857187的博客
10-10 606
手撕代码
FPGA/数字IC手撕代码8——秒表计数器
FPGA/MATLAB学习教程/源码/项目合作开发
10-31 792
从上述的仿真结果可知，当秒变量osec计数到60时，复位到1重新开始开始计数，此时omin变量会增加。从而实现一个初步的秒表计数器功能。
FPGA/数字IC手撕代码1——数据上下边沿检测
FPGA/MATLAB学习教程/源码/项目合作开发
10-09 893
在上述程序中，我们首先通过verilog的延迟语句，得到延迟后的输入信号。同理，将输入取反和延迟进行与运算，就得到了下边沿的高电平。将输入和延迟取反进行与运算，就得到的上边沿的高电平。这个，输入的信号，我们将得到。
深度学习/机器视觉/数字IC/FPGA/算法手撕代码目录总汇
FPGA/MATLAB学习教程/源码/项目合作开发
10-07 2124
更新中更新中79问。
FPGA开发日记 - 刷题与手撕代码
IhozSemantics的博客
09-17 189
近年来，FPGA（Field-Programmable Gate Array）的应用越来越广泛，成为了许多领域中高性能计算和数字电路设计的关键技术。在秋招季节，对于准备从事FPGA开发的求职者来说，刷题和手撕代码是必不可少的准备工作。在本篇文章中，我将分享一些常见的FPGA开发题目，并提供相应的源代码。在准备秋招期间，多加练习并深入理解这些题目的解决思路，将有助于提高你的FPGA开发能力。祝你在秋招中取得好成绩！题目描述：编写一个FPGA模块，将输入时钟信号分频为一半频率的输出时钟信号。
手撕代码全集
weixin_44739750的博客
04-30 514
1.数组问题 2.字符串问题 一级目录 一级目录 一级目录 一级目录 一级目录 一级目录 一级目录
全面解析数字IC/FPGA面试题集
数字IC（集成电路）是电子信息系统的核心组成部分，它涉及从基本的数字逻辑门电路到复杂的微处理器和存储器的设计与实现。在数字IC设计领域中，求职者常常需要面对各种各样的面试题，这些题目旨在考察应聘者是否具备...
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农民真快落

我琢磨着也没人给我打赏呀。。

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