【IC设计】Verilog线性序列机点灯案例(一)（小梅哥课程）

案例和代码来自小梅哥课程，本人仅对知识点做做笔记，如有学习需要请支持官方正版。

该系列目录：

Verilog线性序列机点灯案例（一）
Verilog线性序列机点灯案例（二）
Verilog线性序列机点灯案例（三）
Verilog线性序列机点灯案例（四）

设计目标

让主频50MHz的FPGA每0.25s亮，0.75s灭，如图所示：
可以看到其中1s对应50,000,000个周期，即50MHz，每个周期20ns
50MHz时钟下度过的周期和时间对应关系如下：

周期数量	对应时间
12,500,000	0.25秒
50,000,000	1秒
37,500,000	0.75秒

思路

由于需要计数到50,000,000-1，那么我们计数器的位宽可以设置为26位，2^26=67,108,864，足够计数到50,000,000-1。

reg [25:0] count;

我们的核心目标其实是让led亮12,500,000个周期，然后灭37,500,000个周期，如此反复。
想象下现实中的秒表，从0开始计时，到59，再变为0，刚好是60秒，同理，我们的计数器也是从0开始计数，当上升沿检测到50,000,000-1时，说明已经经历了1秒，所以复位为0

Led灯按照0.5秒闪烁的代码如下，我们在这个基础上改一改

module led_ctrl0(
    clk,
    rst_n,
    led_out
);
    input clk