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RSS订阅原创 FPGA设计中IOB约束
FPGA设计中IOB约束多用于高速数据采样中，用于减小输入信号引脚到寄存器的路径延时，同时也用于保证多次综合后的路径延时基本不变。
2025-03-25 22:46:30
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1原创 使用matlab工具读取txt中地球特征点坐标，并通过最小二乘拟合算法计算出地球的圆心和半径
使用matlab工具读取txt中地球特征点坐标，并通过最小二乘拟合算法计算出地球的圆心和半径
2025-02-07 18:12:20
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原创 使用VHDL语言实现单bit信号的数字滤波功能
使用VHDL语言设计一个具有单bit数字滤波功能的模块，并且这个模块具备滤波时间当量可设置、滤波时间可设置、滤波后信号输出初始值可设置的功能。
2024-12-26 10:29:04
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原创 使用VHDL语言实现Tick信号生成和时钟分频功能
使用VHDL语言设计一个模块，该模块用于生成1us的tick信号，也可以用于生成占空比为50%的方波。
2024-12-25 19:05:26
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原创 使用VHDL语言实现复位信号的异步复位同步释放处理
为了避免复位信号的亚稳态问题，通常要对外部输入的复位信号或者PLL产生的LOCK信号进行异步复位同步释放处理。
2024-12-23 17:26:48
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原创 VHDL中最常用的两种数据类型
VHDL中最常用的两种数据类型，一种是std_logic，表示一位逻辑变量；另外一种是std_logic_vector(n-1 downto 0)，表示n位逻辑向量。
2024-12-23 12:47:09
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原创 ISE14.7环境下对三模冗余寄存器进行约束，确保寄存器在综合后不会被优化
ISE14.7环境下对三模冗余寄存器进行约束，确保寄存器在综合后不会被优化
2024-12-12 21:42:46
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原创 ISE14.7环境下使用Tcl Console命令生成时序网表文件和后仿网表文件
ISE14.7环境下使用Tcl Console命令生成时序网表文件和后仿网表文件
2024-12-12 21:12:54
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原创 使用VDHL语言编写Testbench
使用VDHL语言编写Testbench，主要功能包括时钟复位生成、激励信号生成、TXT文本读取，UART串口通信。
2024-09-13 15:12:44
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原创 FPGA仿真过程中宏定义的修改
在仿真过程中，经常会有一些时间变量，比如1分钟，10分钟等，这种级别的仿真很费时间，因此，人们往往将时间参数修改，利用秒级别进行仿真，仿真完成后，再改回分钟级别。下面提供一种宏定义的方式，方便实际过程中和仿真过程中时间参数修改。
2024-09-08 17:57:54
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原创 FPGA设计中亚稳态问题
解决方式：单bit信号一般是通过两级寄存器打拍处理，多bit信号有两种方式，如果是图像进行跨时钟域传输，那建议使用异步RAM或者异步FIFO，如果是参数进行跨时钟域传输，那可以增加一个vld信号，在参数更新并稳定后，将vld信号置1，通过检测vld信号上升沿，将接收时钟域中的参数更新。原理：亚稳态时，D触发器输出端Q在有效时钟沿之后比较长的一段时间内处于不确定的状态，这段时间称为。，经过决断时间之后Q端将稳定到0或1上，但是究竟是0还是1，是随机的。，因此，一般通过两级寄存器打拍方式就可以避免亚稳态。
2024-09-05 22:30:38
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原创 ZYNQ AXI-DMA调试记录（1）
目前我的解决方式是，将自己编写的AXI Stream接口模块以IP 核的方式添加到BD设计中，这样AXI DMA IP核中输入数据位宽就会自动变成16位。3、目前我遇到的问题是，从PL传输8MB图像数据到PS端DDR中，第一次传输时，莫名其妙的在开始位置多收了一个16位数据，导致图像传输到倒数第二个16位数据后，本次传输就结束了，中断信号也拉高了，但此时AXI DMA并未接收到Tlast信号，这导致第二次传输时，AXI Stream接口上Tready信号一直是低电平，数据始终未进行传输。
2024-09-03 23:38:22
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使用matlab工具读取txt中地球特征点坐标，并通过最小二乘拟合算法计算地球的圆心和半径
2025-02-07
使用批处理脚本调用ModelSim软件对Vivado的设计内容进行仿真的模版
2024-09-08
空空如也
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