Mentor-dft 学习笔记 day33-Parallel Versus Serial Patterns

Clock Monitoring During Simulation

可以指示该工具生成Verilog test bench，该测试台能够在模拟期间监控ATPG和IJTAG模式的时钟。此外，可以监视处于快速捕获模式的所有OCC实例的快速输入时钟。

ATPG and IJTAG Patterns Specifics

对于ATPG和IJTAG pattern ，工具在测试台模式模拟期间报告每个时钟的摘要，以及时钟是否在以下模式的正确周期/频率下运行：

•ATPG patern-Verilog测试台监测与test_setup中所有iCall相关的所有时钟，以及具有周期的所有外部/内部异步时钟。

•IJTAG pattern-Verilog测试台监控基于IJTAG的模式的时钟目标。对于每个iClock，可以在执行iClock时启用时钟监控，以确保每个iClock在正确的时间段运行。

该工具独立监控每个时钟，以确保时钟在n个时钟周期内以正确的周期运行。默认情况下，n等于10，但可以更改此数字。

Limitations

不支持监视从TCK派生的时钟，因为这些时钟在时钟监视窗口期间可能不连续，因为无法预见的注入循环可能会关闭TCK。

OCC Fast Input Clock Specifics

对于OCC快速输入时钟输入，测试台监控处于快速捕获模式的所有OCC实例的快速时钟输入。时钟监控机制进行检查，以确保处于快速捕获模式的所有OCC实例的快速时钟输入在test_setup之后运行。

Monitoring Window

测试台在快速捕获模式下监测所有OCC实例的快速时钟输入，直到测试设置开始卸载下一个pattern，包括至少10个测试仪循环或模拟结束，以先到者为准。第一种pattern可以是链式pattern扫描pattern或先到的pattern。如果这些OCC实例的快速时钟输入在该监控窗口期间运行，则测试台假设所有这些实例在模拟结束之前都处于自由运行状态。

OCC Monitoring and LogicBIST Simulation

Limitations

• 测试台仅检测OCC快速时钟输入是否运行。无法检测OCC快速输入时钟是否以正确的频率运行。

•不支持检测OCC快速时钟输入是否同步了彼此倍数的周期。测试台仅检测时钟是否运行。

•logic BIST模拟禁用OCC快速输入时钟监控

Clock Monitoring Code Test Bench Generation

SIM_CLOCK_MONITOR参数文件关键字指示工具在使用write_patternscommand创建模式时在Verilog测试台中生成时钟监控控件。默认情况下，此关键字设置为ON。

您可以通过在外部参数文件中指定SIM_CLOCK_MONITOR关键字（值为OFF），或在命令行上以交互方式与write_patterns命令一起指定，来禁用此功能，如下例所示：

write_patterns test_patterns.v -verilog -parameter_list {SIM_CLOCK_MONITOR off}

Clock Monitoring Control During Simulation

在模拟过程中，可以使用以下方法关闭时钟监控：

`define MGC_DISABLE_CLOCK_MONITOR

`define MGC_DISABLE_CLOCK_MONITOR_ PatternName

where PatternName is the prefix of the test bench leaf name.

在时钟监控代码之前，可以在Verilog test bench上找到这些控制代码

Clock Precision Margin

默认情况下，如果时钟的运行周期在预期周期的1%以内，则测试台认为时钟正确。在模拟过程中，可以使用以下方法将精度边界更改为其他值：

define MGC_CLOCK_MONITOR_PERIOD_MARGIN_PERCENT margin