【SystemVerilog 之 激励发生的随机化】~ 随即约束和分布、约束块控制、随机函数、数组约束、随机控制

原创 已于 2022-07-29 10:40:13 修改 · 1.2k 阅读 · 8 ·
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#fpga开发 #集成测试

于 2022-06-13 11:50:32 首次发布
本文详细探讨了随机约束在设计中的应用，包括为何需要随机性和约束，如何随机变量声明，以及各种约束类型如条件约束和双向约束的实现。通过实例演示了pre_randomize和post_randomize函数，数组约束和随机控制的声明。适合理解随机化在系统设计中的关键作用。

摘要生成于 C知道 ，由 DeepSeek-R1 满血版支持， 前往体验 >

本章目录：

1. 随即约束和分布

1.1 为什么要随机？

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1.2 为什么要约束？

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1.3 要随机什么？

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1.4 声明随机变量的类

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1.5 什么是约束？

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1.6 权重分布

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1.7 inside运算符

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1.8 条件约束

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1.9 双向约束

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1.10 练习

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答案：AC
解析：B错误，设计的结构它是静态的，形成于编译时，不可以随机化，而验证的结构发生在仿真时，可以随机化；D错误，输出不可随机化。

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答案：AB
解析：C错误，month不符合条件，以为题中month是3位的，表示07，尽管约束范围是112，那最后只能出现在1~7；D错误，year范围不对。注意：同一个类中只要有一个成员变量随机失败，那整个随机就是失败的。

2. 约束块控制

2.1 打开或者关闭约束块

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2.2 内嵌约束

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2.3 练习

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答案：A
解析：有多个约束并且没有禁止任何约束时，仿真时会报错，该题中p.length初始化为0，约束条件中不影响p.length，所以，最后还是0.
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答案：C
解析：注意图中的soft，降低自己的优先级，所以只要满足题中的条件即可。

3. 随机函数

3.1 pre_randomize 和 post_randomize

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3.2 随机数函数

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3.3 随机化个别变量

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答案：C
解析：这里只对low随机，那么其余的都是默认值0，不论怎么初始化，约束条件hi>med不满足，所以low没办法随机出来，故报错。

4. 数组约束

4.1 数组的大小

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4.2 数组中每个元素

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4.3 产生唯一元素值的数组

4.3.1 方式一

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4.3.2 方式二

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4.4 随机化句柄数组

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4.5 练习

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答案：D
分析：原因在于d[i]<=d[i+1],此时的i的取值无法满足，比如i==3，那么就要满足d[3]<=d[4]，此时有d[4]吗？显然没有。

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答案：B
分析：原因在于类RandStuff中value没有rand修饰，那它的值就是确定的，即为1；如果它要是被rand修饰，此时因为它是2位的，所以它的值在0~3都是对的；

拓展：如果类RandArray没有new的话，句柄数组就会是悬空的，此时他没有指定对象，所以这样做很危险。
总结：2个点===> 其一，一定要对该对象进行new，其二是一定要看句柄所指对象的变量有没有被rand修饰，有的话也要进行随机。

5. 随机控制

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system verilog 随机约束Interval,weight存在变量时，只列出constraint，无法显示直方图
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