qq_40549426的博客

原因就在于第一个阶段完事之后，我master已经把地址和控制信号扔到总线上了，而你slave不给我面子啊，你的反馈信号HREADY迟迟不肯拉高，那只能和你干耗着了（注意：这里持续最长周期不能超过12个，这是协议中规定的）！到这里又有问题了，那就是如果在burst传输的时候，如果slave没有准备好，有hready=0，那如果你是master没有准备好，咋办？那我指定不能让你闲着呀，你给我传下一个操作的地址，就这样，它很快就被榨干了，啊，不对，很快就把效率提升起来了，哈哈哈！这就引入了Pipeline传输！.

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起初不是很了解为什么要进行限制，学习之后明白了，以下是我的个人理解，希望大家批评指正！！！

注意的是左边9个phase是串行执行的，而runphase衍生出来的12个task（其实是由4个task加上pre和post构成）和run的关系是并行执行的。

目前，个人学习过程中总结了不少相关的知识，现在初步打算是等我全部学完之后，回过头来会出一个专栏，目前暂定为《手把手带你学UVM》，此专栏从0开始动手学习UVM，敬请期待吧！！！这里我主要是先记录一些我在筹备该专栏的时候，自己犯下的错误，这可是用自身经历换来的呀！或许也就是你踩到的坑，话不多说，我们开始吧！...

注意：解答来自 IEEE Standard for SystemVerilog书籍中的第 21章 Input/output system tasks and system functions的第21.6 Command line input。读取文件以获取用于模拟的信息的替代方法是使用命令指定信息以调用模拟器。 此信息采用提供给模拟的可选参数的形式。 这些参数以加号 (+) 字符开头，在视觉上与其他模拟器参数区分开来。这些参数（以下称为 plusargs）可通过以下系统函数访问：$test $plusarg