Crazzy_M的博客

Xilinx_ROM_IP核的使用说明：coe文件的制作，ROM文件的读取。环境：Vivado2018.3。IP核：Block Memory Generator。参考手册：UG473： 7 Series FPGAs Memory ResourcesPG058 ：Block Memory Generator v8.4。需要软件：Guagle_waveUltraEdit文章目录1.coe文件的制作(可制作指定波形)2.ROM IP核配置及应用1.coe文件的制作(可制作指定波形)1.打

Xilinx_RAM_IP核的使用说明：单口RAM、伪双口RAM、双口RAM的读写，以及RAM资源占用的分析。

Xilinx 7系列高速收发器GTX说明：FPGA:TX端_zynq(7z035)RX端_zynq(7z100)。两个FPGA通过SFP(光纤)接口相连进行GTX的通信。环境：Vivado2018.2。IP核：7 Series FPGAs Transceivers Wizard(3.6)SFP模块：硬件连接示意图：文章目录1.IP核配置前熟悉原理图TX端RX端2.GTX收发器解析TX端RX端3. IP核配置TX端IP配置RX端IP配置4.生成IP Example 工程并做相应修改TX

说明：通过对比Matlab实践来运用Xilinx FFT IP核实现复数的FFT。代码下载：Xilinx FFT IP核 Verilog代码实现工程下载：FFT工程文章目录一、Fast Fourier Transform IP核介绍二、FFT IP核的使用1、1KHz采样率、1024点FFT2、2.5GHz采样率、8192点FFT一、Fast Fourier Transform IP核介绍IP核主要端口介绍：名称方向说明aclk输入模块工作时钟，上升沿有效ac

基于Xilinx XDMA 的PCIE通信概述：  想实现基于FPGA的PCIe通信，查阅互联网各种转载…基本都是对PCIe的描述，所以想写一下基于XDMA的PCIe通信的实现（PCIe结构仅做简单的描述（笔记），了解详细结构移至互联网）。实践实践！！！说明：参考文档：PCI Express Base Specification Revision 3.0PCI Express Base Specification Revision 5.0pg195-pcie-dmaPCI Express体系

竞争与冒险文章目录1、竞争与冒险产生原因2、判断电路是否存在竞争-冒险现象3、消除竞争与冒险1、竞争与冒险产生原因  观察以下门电路，Gate1为 非门，Gate2为 与门，实现了逻辑F=A&A‾F = A{\rm{\& }}\overline A F=A&A理想情况下输入与输出的关系为：但是由于门电路的输入到输出是一定会有时间延迟的，这个时间通常叫做电路的开关延迟，就会导致出现以下毛刺。（Gate1输入到输出有一定的延迟，导致 ~A信号就会滞后于A一段时间）~

说明：Xilinx JESD204B IP AXI驱动代码，通过VIO进行JESD204B IP和寄存器的读写。参考博客：Xilinx_JESD204B效果简单展示如下：方便调试，将AXI_Lite接口接入VIO调试。调试过程如下：JESD_VIO_DEBUG：  1：通过Vavido的VIO模式就可以对JESD204 IP进行配置。  0：通过代码配置。JESD_CMD  1：读寄存器  0：写寄存器JESD_RESET  1：复位  0：取消复位JESD_ADDR  进行

Xilinx_JESD204B_AXI配置说明：通过FPGA的高速数据接口JESD204B对AD9625进行高速采集。环境：Vivado2018.3。IP核：JESD204(7.2)。参考手册：pg066_jesd204 v7.2。资料以及IP_licence：JESD204BAXI协议资料：AXI文章目录JESD204B概述JESD204B接口术语JESD204B 层JESD204B_AXI介绍AXI介绍JESD204B__AXI_Lite接口AXI-Lite接口介绍AXI-Lite接口信号