Verilog 6位数码管LG3661BH 的动态显示

最新推荐文章于 2025-06-07 14:25:04 发布

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这篇博客介绍了如何使用Verilog语言设计一个6位数码管LG3661BH的动态显示模块。通过时钟信号和复位键控制数码管的位选和数据更新，实现数字的滚动显示。示例代码中包含了一个频率计数器项目的链接。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

module smg(clk,Rst_n,dig,sel,led);
input clk;   //50m晶振
input Rst_n;   //复位键
output reg [7:0] dig;   //数码管abcdefgh
output reg [5:0] sel;   //6位数码管位选
reg [23:0]data;//要显示的数

reg [3:0] num=0;
always@(posedge clk_1k or negedge Rst_n)
if(!Rst_n)begin
sel<=6'b111111;//复位按下,全都不亮
end
else begin
case(sel)
6'b011111:begin
sel<=6'b111110;num<=data[3:0];
end
6'b111110:begin
sel<=6'b111101;num<=data[7:4];
end
6'b111101:begin
sel<=6'b111011;num<=data[11:8];
end
6'b111011:begin
sel<=6'b110111;num<=data[15:12];
end
6'b110111:begin
sel<=6'b101111;num<=data[19:16];
end
6'b101111:begin
sel<=6'b011111;num<=data[23:20];
end
default:begin
sel<=6'b11111