硬件 - 关于PCIe设计要求

目录

一、PCI‑e 设计规范概要

二、PCI‑e PCB 布局与走线细则

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一、PCI‑e 设计规范概要

项目	关键要求
速率与代数	Gen 1 = 2.5 GT/s、Gen 2 = 5 GT/s、Gen 3 = 8 GT/s、Gen 4 = 16 GT/s、Gen 5 = 32 GT/s。不同代数对应的走线长度上限不同（Gen 1/2 ≤ 21 in，Gen 3 ≤ 14 in，插槽侧 ≤ 9 in）
差分阻抗	TX/RX/REFCLK 差分阻抗 100 Ω ± 10 %（部分高速代数可放宽至 85 Ω ± 10 %）
单端阻抗	50 Ω ± 15 %（微带/带状）
长度匹配	同一对差分线长度差 ≤ 0.15 mm（部分文档给出 ≤ 5 mil）、≤ 0.7 mm（RM500Q 手册）
过孔数量	TX 对最多 2 个过孔，RX 对最多 4 个过孔；每对信号跨层时需在 150 mil 范围内放置 1‑3 个地/电源过孔作回流路径
参考平面	必须保持连续的 GND（或 PWR+10 nF 贴片电容）参考层，避免分割或空隙
端接电容	每根差分对在 TX 端放置 AC 耦合电容（典型 0.1 µF），在 RX 端亦需对称放置
串扰抑制	采用 3 W（走线宽度的 3 倍）间距规则，差分对间距 ≥ 20 mil，避免平行走线超过 5 mm
走线角度	转弯角度 ≥ 135°，禁止 90° 直角；尽量使用弧形或斜线
材料与损耗	低损耗介质（Dk ≈ 4.2 ± 0.2），厚度 ≤ 1 mm，保证插槽侧阻抗误差 ≤ ±10 %
时钟/参考信号	REFCLK 必须走差分线，阻抗同 TX/RX，长度匹配误差 ≤ 0.15 mm，且不跨越电源/射频区

二、PCI‑e PCB 布局与走线细则

* 层叠结构

        推荐 4‑层或以上结构：顶层信号层、内部参考层（GND/PWR）交替排列，保证每条高速走线都有紧邻的参考平面。

* 走线宽度/间距

        依据目标阻抗选取线宽（如 90 Ω 差分微带在 1.0 mm 板厚下约 8 mil），间距保持 2‑3 倍线宽以满足 3 W 规则。

* 长度匹配与对称

        使用自动匹配或手动微调，使每对差分线长度差 ≤ 0.15 mm（或 ≤ 5 mil），并在换层点前后保持相同走线路径。

* 过孔与换层

        每对差分线最多 2（TX）/4（RX）个过孔；过孔直径 ≤ 0.3 mm，建议使用盲孔/埋孔以降低寄生电感；过孔附近放置 1‑3 个地/电源过孔形成回流路径。

* 参考平面完整性

        禁止在高速走线下方出现分割的 GND/PWR 区域；若必须跨分割，需在 150 mil 范围内布置补偿过孔或金属填充。

* 与其他信号的隔离

        PCIe 走线应远离射频、音频、晶振及大电流电源走线，保持至少 5 mm（约 200 mil）间距，防止耦合噪声。

* 走线走向

        优先采用直线或宽角弧形，避免长段平行走线导致串扰；若必须平行，保持 ≥ 3 W 间距并在中间加入接地过孔。

* 电源完整性

        在 PCIe TX/RX 端放置对称的 AC 耦合电容（0.1 µF ~ 1 µF），并在电源层布置足够的去耦电容（10 nF ~ 100 nF）以抑制电源噪声。

* 仿真与验证

        在布局完成后进行 信号完整性（SI）‍ 仿真：眼图、回波损耗、时延匹配；必要时进行 时钟抖动预算 与 功率完整性（PI）‍ 分析，确保满足代数对应的误码率（BER）要求