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目录：SYN1.SYN Flow：2.时序路径约束：3.工作环境属性约束：（1）设置环境条件（set_operating_conditions）（2）设置线负载模型（set_wire_load_model）（3）设置驱动强度（set_drive与set_driving_cell）（4）设置电容负载（set_load与set_load load of）4.设计规则约束：SYN1.SYN Flow：synthesis = translation + logic optimization + gate ma

多个时钟同步电路同步时钟：一个时钟源产生的时钟或者分频产生所有需要的时钟下面我们来对多时钟同步设计的时序路径进行约束，多时钟电路的模型如下所示：我们要综合的模块的时钟是CLKC，但是前后模块的时钟不一定是CLKC，但是前后模块的时钟跟CLKC是来源于同一个时钟的，比如说经过锁相环分频或者倍频，这里拿分频来举例，比如说CLKA、 CLKB、CLKC、CLKD、CLKE都是由同一个时钟CLK经过分频得来，如下图所示：（虽然上面说是同步电路，但是在传统上看，上面的电路不算...

其他的时序约束选项对timing时序的补充1：占空比不为50%**单沿触发，占空比对综合无影响；双沿触发，占空比对综合有影响(1)通过-wave_form改变占空比；例如 create_clock -period 2 -wave_form {0 0.6} [get_ports CLK](2)通过-wave_form改变初始相位，但是不推荐create_clock -period 2 -wave_form {0.4 1.4} [get_ports CLK]我们通常使用...

综合后处理时序分析DC时序分析与内部嵌入的时序分析仪（STA）编译及编译后步骤1: 第一次综合 compile_ultra | -no_boundary | -no_autoungroup | -scan | -timing | -retime2: 查看时序report_constraint -all_violation 　report_timing3: 若第二步时序检查有violation，则可进行group_path增添路径，优化多条路径，改进时序约束等...

对进行时序路径、工作环境、设计规则等进行约束完成之后，DC就可以进行综合、优化时序了，DC的优化步骤将在下面进行讲解综合策略top-down & bottom-up1：top-down层次化结构，只对顶层设计进行全面约束，针对个别模块有特殊约束；比如管理模块（clock模块，reset模块等）的综合不会与工作模块（顶层模块）放在一起综合的。2：bottom-up对底层的各个模块定为current_design，进行综合，加上dont touch属性；若各层之间有gro...

工作环境属性约束工作环境约束一方面是设置DC的工作环境，也就是DC要从在什么样的环境下对你的设计进行约束，举个例子，比如你的芯片要在恶劣的环境中进行工作，DC如果在优质的环境中对你的设计进行约束，你的芯片生产出来，就很有可能工作不了。因此一般就要告诉DC，使用恶劣的模型对设计进行约束。另一方面是为了保证电路的每一条时序路径延时计算的精确性，特别是输入/输出路径的精确性，单单靠外部的输入延时和输出延时的约束是不够，还要提供设计的环境属性。1：包括*输入端口，激励驱动*输出端口，驱动负载...

时序约束1：分类时钟的约束（寄存器-寄存器之间的路径约束），输入延时的约束，输出延时的约束2：时序约束对电路的要求综合工具现在不能很好地支持异步电路，甚至不支持异步电路；single clock，single cycle，单个时钟，单延触发，不要一会posedge，一会negdege3：同步电路常见结构具体路径如下图起点定义：输入端口；（input port）触发器或寄存器的时钟引脚输出端口：输出端口；时序器件的除时钟引脚外的所有输入引脚...

什么是object？对象每个设计都有6种对象，方便对设计进行分类包括六类：Design，Clock，Port，Pin（cell里面的引脚），Cell（例化的模块），Net（模块与模块之间的互连线）design可以转换为cellport可以转化为pinobjects名字相同时加在net上，5个单位的电容会覆盖原电容值；加在port上，5个单位电容与原电容值x并联，总电容值为（5+x）个单元。改进：set_load 5 [get_net sum]...

逻辑综合的概述synthesis = translation + logic optimization + gate mapping1：Translation主要把描述RTL级的HDL语言，转换成DC内部统一用门级描述的电路（布尔等式），以GTECH或者没有映射的ddc形式展现2：logic optimization逻辑优化，就是在约束条件下，对用门级描述的电路进行优化，例如把路径调整一下，门改一下。3：Gate mapping门级映射；DC用别的厂商的工艺库把电路给映射出...

数字逻辑综合概念概念仿真验证通过，进行逻辑综合。逻辑综合的结果就是把设计实现的HDL代码翻译成门级网表netlist。综合需要设定约束条件，就是你希望综合出来的电路在面积、时序等目标参数上达到标准。逻辑综合需要基于特定的综合库（工艺库），不同的库中，门电路基本标准单元（standard cell）的面积，时序参数是不一样的。所以，选用的综合库不一样，综合出来的电路在时序，面积上是有差异的约束条件是人为加上去的，比如创建时钟，时钟频率等；工艺库是特定厂商提供一般来说，综合完成后需要再次...