兴趣使然的ICer

Vivado选中一列可以用ctrl+shift+鼠标。Quartus II选中一列可以用ctrl+alt或者直接alt+鼠标，可以用于删除选中增添一列。

FPGA:EP4CE30E22C8N实时时钟：DS1302实现功能：按键1按下一次，以突发模式写入一次初始化日期和时间。按键2按下一次，突发读取一次DS1302中的日期和时间，并通过串口发送到上位机串口助手显示。Verilog代码主要分为4个模块，RTL图如下和模块例化如下，主要包含DS1302模块，按键控制模块，串口通讯模块和DS1302数据向串口模块间的数据准备。//----------------------------------------------------------------

用FPGA实现正负数开方、平方、乘法、除法、取余等数学运算并signaltap硬件仿真成功主要通过软件可以综合的数学运算和IP核实现一、先定义了参数，有正有负。matlab计算结果是35，Signaltap计算结果也是35二、数学公式如下：计算方案：参数设置：S_x_110000 = 0.099110000=991S_y_110000 = -0.107610000=-1076S_z_1 10000= -0.223110000=-2231S_x_2 10000= 0.115010000=11

众所周知，FPGA在计算乘法除法的时候比较慢，所以当需要把一个数，例如52020这个数按照个十百千万发送出去的时候，在单片机或者其他软硬件中，可以直接取余得到每一位数据，然后存储起来发送到上位机或者别的地方。但是FPGA每一取余操作，所以需要通过BCD编码通过移位的方式实现个十百千万的取出，然后发送。而BCD译码通常通过左移加三法，我在做8个通道的16位AD采集的时候，需要把采集到的8个字节一次的发送到上位机，所以就编写了一个verilog代码来实现左移加三法，主要采用了组合逻辑中的for循环16次实现BC