判断SI glitch 对设计的影响

串扰分析在深亚微米技术中的信号完整性有至关重要的作用，主要原因是因为在深亚微米技术后，随着电源电压降低，使得噪声裕量变得越来越小；metal stack层次增加，布线密度增高，且金属间距以及线宽变得更加细，与早期工艺不同，这导致先进工艺的耦合电容会占比较多

本文主要着重关注SI中的glitch分析而非delta delay；

glitch幅度过大时，会引起扇出单元的输入逻辑错误，尤其对于时序单元来说，在时钟或是异步置位/复位的pin上，有可能引发严重的设计功能错误，即便victim net不直接驱动时序逻辑单元，亦存在可能通过后级网络扇出传播引起较大glitch，并到达时序逻辑单元

glitch的幅度主要由以下因素引起：

• aggressor和victim之间couping cap
• aggressor net slew，越大，glitch幅度越大。这一般是由于驱动aggressor net的cell driver strength大引起的
• victim net group cap，越小，glitch幅度越大
• victim driver strength越小，glitch幅度越大

计算毛刺基于的是aggressor net转移的电流量、victim net的RC互连、以及driver victim net的单元输出阻抗（信号驱动能力：输出阻抗较低的cell能够驱动更大的负载，这意味着它能够提供更多的电流以维持正确的逻辑电平）

单元的输出阻抗和lib库中的dc_current表有关；直流电流表中为输出引脚上针对输入和输出引脚电压不同组合的直流电流。index1为输入电压、index2为输出电压&#x